SU409353A1

SU409353A1 - Устройство для синхронизации импульсов

Info

Publication number: SU409353A1
Application number: SU1724309A
Authority: SU
Inventors: Н. В. Савельев В. П. Бровнков
Original assignee: Авторы изобретени витель
Priority date: 1971-12-13
Filing date: 1971-12-13
Publication date: 1973-11-30

Description

1

Изобретение относитс к области импульсной техники и может использоватьс дл синхронизации цифровых устройств и дл контрол аппаратуры.

Известно устройство дл синхронизации импульсов , содержащее триггер, подсоединенный одним входом к источнику входных импульсов , а другим через каскад задержки к выходу устройства, и комбинационную логическую схему, включенную между выходом триггера и выходом устройства.

Однако при работе таких устройств на выходе устройства по вл ютс паразитные выборы с частотой следовани синхронизирующих импульсов.

Целью изобретени вл етс повыщение надежности устройства.

Это достигаетс тем, что в предлагаемом устройстве комбинационна логическа схема выполнена в виде синхронизированного триггера , состо щего из последовательно соединенных двухвходовой схемы совпадени и триггера со счетным входом. Выход схемы совпадени , подсоединенной одним из входов к источнику синхронизирующих импульсов, подключен к счетному входу триггера.

На чертеже приведена блок-схема предлагаемого устройства дл синхронизации импульсов .

Оно содержит триггер 1, подсоединенный

входом 2 к источнику входных импульсов, а входом 3 через каскад 4 задержки к выходу 5 устройства, и комбинационную логическую схему 6, выполненную в виде синхронизированного триггера, состо щего из последовательно соединенных двухвходовой схемы 7 совпадени и триггера 8 со счетным входом. Комбинационна логическа схема 6 включена между выходом 9 триггера 1 и выходом 5

устройства. Выход схемы совпадени , подсоединенной входом 10 к источнику синхронизирующих импульсов, подключен к счетному входу триггера 8. Устройство работает следующим образом.

В исходном состо нии триггер 1 находитс в состо нии «О, на выходе 9 триггера также нулевой потенциал, который поступает на вход схемы 7 совпадени . Независимо от потенциала на входе 10 схемы совпадени на ее выходе

поддерживаетс нулевой потенциал. Триггер 8 со счетным входом находитс в исходном состо нии, и на выходе 5 устройства сигнал отсутствует.

При поступлении на вход 2 триггера 1 входного импульса последний опрокидываетс , и «1 с выхода 9 триггера поступает на вход схемы 7 совпадени . Поступивщий вслед за этим на вход 10 импульс синхронизации проходит через схему совпадени , поступает на

счетный вход триггера 8 и опрокидывает его.

Следующий синхронизирующий импульс, поступивший на вход 10, проходит через схему совпадени и возвращает триггер 8 в первоначальное состо ние. Этот же импульс с выхода триггера 8 проходит на выход 5 устройства и на вход каскада 4 задержки. Задержанный импульс поступает на вход 3 триггера 1 и возвращает его в исходное состо ние.

При работе устройства возможны случаи перекрыти импульсов па входах 2 и 10 в любых комбинаци х. Разрешающий прохождение синхронизирующих импульсов потенциал с триггера 1 и синхронизирующий импульс с входа 10 могут перекрытьс произвольным образом. В результате первый прошедший через схему 7 совпадени синхронизирующий импульс может быть поврежден (укорочен). Однако этот импульс не вл етс выходным и служит лишь дл опрокидывани триггера 8. Если длительность поврежденного импульса на выходе схемы 7 совпадени достаточна дл срабатывани триггера 8, последний перебрасываетс . Следующий синхронизирующий импульс возвращает триггер 8 в исходное состо ние , поступает на выход 5 устройства и через каскад 4 задержки на вход триггера 1, возвраща его в исходное состо ние.

Если с выхода схемы совпадени снимаетс первый синхронизирующий импульс, настолько укороченный, что он не в состо нии перебросить триггер 8, то триггер переброситс вторым синхронизирующим импульсом, а третий синхронизирующий импульс поступит на выход 5.

Предмет изобретени

Claims

1. Устройство дл синхронизации импульсов , содержащее триггер, подсоединенный одним входом к источнику входных импульсов, а другим через каскад задержки к выходу устройства , и комбинационную логическую схему,

подключенную между выходом триггера и выходом устройства, отличающеес тем, что, с целью повышени надежности, в нем комбинационна логическа схема выполнена в виде синхронизированного триггера.

2. Устройство по п. 1, отличающеес тем, что синхронизированный триггер содержит последовательно соединенные двухвходовую схему совпадени и триггер со счетным входом, при этом выход схемы совпадени ,

подсоединенной одним из входов к источнику синхронизирующих импульсов, подключен к счетному входу триггера.

8

L10

.I