SU402874A1 - Устройство для обработки статистической информации - Google Patents

Description

1

Устройство дл  обработки статистической информации относитс  к области вычислительной техники и может быть использовано в системах сбора и обработки информации дл  анализа и управлени  технологическими процессами.

Известны устройства дл  обработки статистической информации, содержащие блок пам ти ,-коммутатор (многотактный генератор), ключи и блок определени  среднего арифметического значени  (параллельный сумматор, схемы «И, параллельный сумматор-вычитатель со схемой сравнени , генератор импульсов и счетчик среднего арифметического значени ).

Недостатком известного устройства  вл етс  то, что в нем параллельна  перепись чисел из блока пам ти в блок вычислени  среднего производитс  за много тактов, количество тактов равно сумме номеров интервалов.

Целью предлагаемого изобретени   вл етс  увеличение быстродействи  устройства с одновременным упрощением его.

В предлагаемом устройстве перепись содержимого  чеек блока пам ти, соответствующих интервалам, кратным степени 2 (1, 2, 4, 8,...), производитс  за один такт без сдвига или с соответствующим сдвигом вправо на один или более разр дов, а перепись содержимого  чеек пам ти, соответствующих всем остальным интервалам , производитс  за два или три такта без сдвига пли со сдвигом вправо.

Предлагаемое устройство отличаетс  тем, что в пего дополнительно введены схемы «И и переключатель, причем вход переключател  соединен с коммутатором, а выход - с одними входами схем «И, другие входы которых соединены с блоком пам ти и коммутатором, а выходы - с блоком вычислени  среднего

арифметического значени .

На чертеже представлена блок-схема устройства .

Она содерл ит блок пам ти 1, блок вычислени  2 среднего арифметического значени ,

коммутатор 3, схемы «И 4, схемы «И 5 и переключатель (кппп-реле) 6.

Блок пам ти 1 состоит, например, из  чеек пам ти, в калчдую из которых записываетс  информаци , поступающа  по одному каналу . Блок 2 вычислени  среднего арифметического значени  состоит например, из реверсивного счетчика, счетчика выборки, счетчика среднего, схемы логики, мультивибратора и триггера.

Коммутатор 3 состоит из генератора импульсов , счетчика и дещифратора.

Первые входы схемы «1-1 4 св заны с разр дами  чейки пам ти блока пам ти 1, вторые входы св заны с щинами дешифратора коммутатора 3 и третьи входы - с генератором импульсов , вход щим в состав коммутатора. Выходы схем «И 4 соединены с блоком 2 вычислени  среднего значени .

Первые и вторые входы схем «И 5 св заны соответственно с  чейками пам ти и дешифратором коммутатора, а третьи входы - с переключателем (кинн-реле) 6. Выходы схем «И 5 также соединены с блоком 2 вычислени  среднего значени .

Устройство работает следующим образом.

Информаци  о распределении поступает с рабочих мест в соответствующие  чейки блока пам ти 1, где она накапливаетс . После прихода с одного из постов сигнала «Конец выборки начинаетс  перепись информации с этого поста из блока пам ти 1 в блок 2 вычислени  среднего арифметического значени .

Происходит это следующим образом.

Сигнал «Конец выборки поступает на коммутатор 3, который вырабатывает последовательность импульсов переписи и в соответствии с каждым переключаетс  на одну позицию .

В нервом такте сигнал с первого выхода коммутатора 3 поступает на в.ходы схем «И 4, св занные с  чейками пам ти первого интервала блока пам ти 1, а на другие входы поступает импульс переписи.

При этом содержимое  чеек блока пам ти, переписываетс  в счетчик выборки и реверсивный счетчик блока 2 вычислени  среднего арифметического значени .

Во втором такте сигнал со второго выхода коммутатора 3 поступает на входы схем «И 4, св занные с  чейками пам ти второго интервала блока пам ти 1, а на другие входы поступает импульс переписи, и содержимое  чеек переписываетс  в счетчик выборки и реверсивный счетчик блока 2, в который содержимое  чеек блока пам ти 1 заноситс  со сдвигом на один разр д вправо, что соответствует умножению на два.

В третьем такте сигнал с третьего выхода коммутатора 3 поступает на схемы «И 4 и 5, св занные с  чейками пам ти третьего интервала , а на другие входы схем «И 4 поступает импульс переписи непосредственно, а на входы схем «И 5 - с задержкой.

Задержка импульса переписи на группу схем «И 5 осуществл етс  кипп-реле 6, запускаемое импульсом переписи коммутатора 3. Схемы «И 5 срабатывают от заднего фронта импульса, вырабатываемого кипп-реле 6.

Через схемы «И 4 содержимое  чеек блока пам ти 1 переписываетс  в счетчик выборки и в реверсивный счетчик блока 2 без сдвига, а через схемы «И 5 - в реверсивный счетчик блока 2 со сдвигом вправо на один разр д.

Таким образом, содержимое  чеек блока пам ти 1 третьего интервала заноситс  в реверсивный счетчик, умноженное па три и производитс  в два этапа.

В четвертом такте содержимое соответствующих  чеек блока пам ти 1 аналогичным образом переписываетс  в счетчик выборки и в реверсивный счетчик блока 2. В реверсивный счетчик блока 2 содержимое  чеек блока пам ти 1 заноситс  со сдвигом вправо на два

разр да, что соответствует умножению на четыре и т. д.

Дл  переписи содержимого седьмого интервала потребуетс  два кипп-реле 6. Перепись будет происходить в три этапа: через схемы

«И 4 без сдвига импульсом переписи, через группу схем «И 5 со сдвигом вправо на один разр д импульсов первого кипп-реле 6 и через группу схем «И 5 со сдвигом вправо на два разр да импульсом второго кипп-реле 6. Дл 

простоты изложени  второе кппп-реле 6 на схеме не показано, так как в принципе их может быть и больше двух (если число интервалов , например, 15 или больще). После переписи содержимого всех интервалов блока пам ти 1 в счетчике выборки блока 2 оказываетс  записанным число, равное объему выборки, а в реверсивном счетчике блока 2 - сум.ма частот распределени  с соответствующими весами. После этого в блоке 2 начинаетс  вычисление среднего арифметического значени .

Предмет изобретени 

Устройство дл  обработки статистической информации, содержащее коммутатор, блок пам ти, блок определени  среднего арифметического значени , состо щий из реверсивного счетчика и счетчика выборки, входы которого

подключены к соответствующим входам реверсивного счетчика и к выходам схем «И соответственно, первые входы которых подключены к соответствующим разр дным выходам блока пам ти, отличающеес  тем, что,

с целью увеличени  быстродействи  работы устройства, оно содержит дополнительные схемы «И и переключатель, вход которого подключен к выходу переписи колтмутатора и ко вторым входам схем «И, третьи входы которых подключены к разр дным выходам коммутатора , выход переключател  соединен с первыми входами дополнительных схем «И, вторые входы которых подключены к соответствующим разр дным выходам блока пам ти,

третьи входы подключены к разр дным выходам коммутатора, а выходы дополнительных схем «И подключены к соответствующим входам реверсивного счетчика блока определени  среднего арифметического.