SU402005A1 - SUMMATOR WITH MULTIPLICATION TO THE CONSTANT COEFFICIENT - Google Patents

Description

1one

Изобретение относитс  к гибридной вычислительной технике.This invention relates to hybrid computing.

Известен сумматор с умножением на посто нный коэффициент, содержащий обратимые операционные усилители по числу разр дов машинных переменных и разр дов соответствующих посто нных коэффициентов без единицы, резисторы и включенные параллельно операционным усилител м матрицы основных и вспомогательных резисторов.A known adder with a multiplication by a constant coefficient containing reversible operational amplifiers according to the number of bits of machine variables and bits of the corresponding constant coefficients without one, resistors and matrices of main and auxiliary resistors connected in parallel to the operational amplifiers.

Предлагаемый сумматор с целью повышени  точности и расширени  области применени  содержит блоки сброса по числу разр дов , входы которых подключены к соответствующим выходам основных и вспомогательных матриц резисторов, а выходы через резисторы соединены со входами соответствующих операционных усилителей, а также блоки переноса в следующий разр д, входы которых присоединены к выходам блоков - сброса предыдущих разр дов, а выходы подключены через резисторы ко входам операционных усилителей последующих разр дов.The proposed adder with the purpose of increasing the accuracy and expanding the application area contains reset blocks by the number of bits whose inputs are connected to the corresponding outputs of the main and auxiliary resistor matrices, and the outputs are connected via resistors to the inputs of the corresponding operational amplifiers, as well as the inputs of which are connected to the outputs of the blocks are the reset of the previous bits, and the outputs are connected via resistors to the inputs of the operational amplifiers of the subsequent bits.

Входные переменныеInput variables

Х Хц . . . Xfj . . . XiX Hz. . . Xfj. . . Xi

l - ti 11 Im.l - ti 11 Im.

Xn-1 - An-I; I . . Xn-1, j . . Xn-l, mXn-1 - An-I; I. . Xn-1, j. . Xn-l, m

представлены в машине векторами напр женийrepresented in the machine by stress vectors

и, и,,. . .иand, and,. . .and

.и..and.

1/one/

, ,„. . .U,j. . .Ui,, „. . .U, j. . .Ui

10ten

,l Un-l,j Un l,m, l Un-j, j Un l, m

соответственно, где n - общее количество полюсов , равноправных в том смысле, что наrespectively, where n is the total number of poles equal in the sense that

каждый из них можно подавать напр жени  и их получать; т - количество разр дов независимых мащинных переменных, подающихс  поразр дно на соответствующие входы одноразр дных обратимых сумматоров, которыеeach of them can be energized and received; t is the number of bits of independent machinable variables fed to the bit at the corresponding inputs of one-bit reversible adders, which

при помощи устройства сброса выполн ют суммирование по модулю системы счислени . Принципиальна  схема устройства представлена на чертеже. Сумматор состоит из операционных усилителей 1-3, матриц основных и вспомогательных резисторов 4-6, блоков сброса 7, 8, блоков переноса в следующий разр д 9, 10 и резисторов И. Отработка единиц переноса в последующиеusing a reset device, modulo-numbering is performed. A schematic diagram of the device is shown in the drawing. The adder consists of operational amplifiers 1–3, matrices of main and auxiliary resistors 4–6, reset blocks 7, 8, transfer blocks into the next discharge 9, 10, and resistors I. Development of transfer units into subsequent ones

разр ды выполн етс  блоками сброса 7 и 8,the bits are performed by reset blocks 7 and 8,