SU385317A1 - Постоянное запоминающее устройство с двумя элементами памяти на разряд - Google Patents

Description

1

Изобретение относитс  к цифровой вычислительной технике и может быть использовано в запоминающих устройствах цифровых вычислительных машин.

Посто нные запоминающие устройства с использованием двух запоминающих элементов на разр д известны. В этих устройствах запись разр дного кода осуществл етс  соединением определенным образом адресной шины с каждой из т-разр дных шин. Если, например, нужно записать код 1101, то в запоминающий элемент каждого разр да записываетс  «1 при «О, т. е. дл  записи этого кода производитс  четыре операции.

В окно запоминающего сердечника, например , трансформаторного посто нного запоминающего устройства при от-разр дной записи известным способом пр мой и обратной прошивки необходимо ввести столько кодовых проводов, сколько выходов имеет дешифратор выбора кодовых проводов. При увеличении информационной емкости и уменьшении габаритов посто нного запоминающего устройства требуетс  увеличение плотности записи информации , сокращение числа операций и времени записи и перезаписи информации.

Недостатки известных посто нных запоминающих устройств следующие: низка  плотность записи информации; большое число операций при записи и перезаписи информации;

больша  затрата времени дл  записи и перезаписи информации.

Целью изобретени   вл етс  увеличение плотности записи информации.

Цель изобретени  достигаетс  применением цепей сквозной записи «1 и «О, состо щих из схем «ИЛИ и схем запрета, причем элемент пам ти разр да дл  записи «1 подключен к схеме запрета цепи сквозной записи «О, схеме «ИЛИ цепи сквозной записи «1 и схеме «ИЛИ триггера данного разр да регистра числа. Элемент пам ти разр да дл  записи «О подключен к схеме запрета цепи сквозной записи «1, схеме «ИЛИ цепи сквозной записи «О и схеме «ИЛИ установа в «О триггера данного разр да регистра числа, схема запрета разр да цепи сквозной записи «1 подключена к схеме «ИЛИ предыдущего разр да цепи сквозной записи «1, схеме «ИЛИ установа в «1 триггера данного разр да регистра числа и схеме «ИЛИ данного разр да цепи сквозной записи «1, который подключен к схеме запрета последующего разр да цепи сквозной записи «1. Схема запрета разр да цепи сквозной записи «О подключена к схеме «ИЛИ предыдущего разр да цепи сквозной записи «О, схеме «ИЛИ установа в «О триггера данного разр да регистра числа и схеме «ИЛИ данного разр да цепи сквозной записи «О, который подключен к схеме запрета

последующего разр да цепи сквозной записи

На чертеже изображена схема посто нного запоминающего устройства, в котором записаны трехразр дные коды.

В посто нном запоминающем устройстве регистр адреса / подключен к дешифратору адреса 2. Адресна  шина 3 подключена к элементам пам ти 4, 5 к 6, адресна  шина 7 - к элементам пам ти 8 и 9, адресна  шина 10 - к элементу пам ти 8.

Элемент пам ти 8 подключен к схеме запрета П цепи сквозной записи «О, к схеме «ИЛИ 12 цепи сквозной записи «1 и к схеме «ИЛИ 13 установа триггера регистра числа 14 в «1. Элемент пам ти 4 подключен к схеме «ИЛИ 15 цепи сквозной записи «О, схеме запрета 16 цепи сквозной записи «1 и схеме «ИЛИ 17 установа триггера регистра числа 14 в «О. Элемент пам ти 5 подключен к схеме запрета 18 цепи сквозной записи «О, схеме «ИЛИ 19 цепи сквозной записи «1 и схеме «ИЛИ 20 установа триггера 21 в «1. Элемент пам ти 9 подключен к схеме «ИЛИ 22 цепи сквозной записи «О, схеме запрета 23 цепи сквозной записи «Ь и схеме «ИЛИ 24 установа триггера регистра числа 21 в «О.

Элемент пам ти 25 подключен к схеме запрета 26 цепи сквозной записи «О, схеме «ИЛИ 27 цепи сквозной записи «1 и схеме «ИЛИ 28 установа триггера регистра числа 29 в «1. Элемент пам ти 6 подключен к схеме «ИЛИ 30 цепи сквозной записи «О, схеме запрета 31 цепи сквозной записи «1 и схеме «ИЛИ 32 установа триггера регистра числа 29 в «О. Элементы пам ти 5, 8, и 25 предназначены дл  записи «1, элементы пам ти 4, 6 и 9 - дл  записи «О. Схемы запрета //, 18, 26, схемы «ИЛИ 15, 22 и 30 образуют цепь сквозной записи «О. Схемы запрета 16, 23 и 31, схемы «ИЛИ 12, 19 и 27 образуют цепь сквозной записи «1. Регистр адреса 1 подключен к адресному каналу 33, а схемы «ИЛИ 17, 24 а 32 - к шине 34 установа «О. Триггеры регистров числа 14, 21 и 29 подключены к разр дным шинам 35, 36 и 37 соответственно .

Адресной шиной 3 записан код 010, адресной шиной 7 - код 100, адресной шиной 10 - код 111, т. е. в элементы пам ти 4, 5, 6, 8, 9 и 25 записываютс  только разр ды, свидетельствующие об изменении информации. Такими разр дами в коде 010  вл ютс  все три разр да , в коде 100 - два старших разр да, в коде 111 - один старший разр д. Таким образом , применение предложенного посто нного запоминающего устройства позвол ет увеличить плотность записи информации. Анализ, например, реальных таблиц прошивки трансформаторных посто нных запоминающих устройств свидетельствует о возможности сжати  информации в несколько раз.

Посто нное запоминающее устройство работает , следующим образом. Перед обращением к устройству с шины установа «О 34 на схемы

«ИЛИ 17, 24 и 32 поступает сигнал, устанавливающий триггеры регистров числа 14, 21 и 29 в «О. В регистр адреса / через адресный канал 33 поступает код адреса, который вводитс  в дешифратор адреса 2. Дешифратор адреса преобразует код адреса в позиционный код, в соответствии с которым возбуждаетс  одна из адресных шин 3, 7 или 10. При возбуждении, например, адресной шины 7 сигнал по вл етс  на выходе элементов пам ти 8 и 9. Сигнал с элемента пам ти 8 поступает через схему «ИЛИ 13 на триггер регистра числа 14 и устанавливает его в «1. На разр дной шине 35 по вл етс  сигнал «1. Одновременно сигнал с элемента пам ти 8 поступает через схему «ИЛИ 12 на схему запрета 23.

Сигнал с элемента пам ти 9 поступает через схему «ИЛИ 24 на триггер регистра числа 21

и подтверждает его состо ние «О. С разр дной шины 36 снимаетс  сигнал «О. Одновременно сигнал с элемента пам ти 9 поступает на элемент запрета 23, запреша  прохождение сигнала со схемы «ИЛИ 12, и на схему

«ИЛИ 22 цепи сквозной записи «О.

Сигнал со схемы «ИЛИ 22 поступает на схему запрета 26, и, так как сигнал с элемента пам ти 25 на схему запрета 26 не поступает, то сигнал со схемы «ИЛИ 22 проходит через

схему запрета 26 на схему «ИЛИ 30 дл  установа последующего разр да в «О и на схему «ИЛИ 32, сигнал с которой подтверждает состо ние «О триггера регистра числа 29. Таким образом, триггеры регистров числа 14, 21 и

29 оказались установленными в состо ни  «1, «О и «О и, соответственно с разр дных шин 35, 36 и 37 считываетс  код «100, дл  записи которого потребовалось две операции записи: в элементы пам ти S и 9.

Аналогичным образом работает посто нное запоминающее устройство при возбуждении адресных шин 3 и 10.

Предмет изобретени 

Посто нное запоминающее устройство с двум  элементами пам ти на разр д, входы которых подключены к выходам дешифратора адреса , а выходы через схемы «ИЛИ установа «1 и «О - к соответствующим входам триггера регистра числа, отличающеес  тем, что, с целью увеличени  плотности записи информации , в него введены цепи сквозной записи «1

и «О, состо щие из схем «ИЛИ и схем запрета , элемент пам ти разр да дл  записи «1 подключен к схеме запрета цепи сквозной записи «О, схеме «ИЛИ цепи сквозной записи «1 и схеме «ИЛИ триггера данного разр да

регистра числа, а элемент пам ти разр да дл  записи «О подключен к схеме запрета цепи сквозной записи «I, схеме «ИЛИ цепи сквозной записи «О и схеме «ИЛИ установа в «О триггера данного разр да регистра числа, схема запрета разр да цепи сквозной записи «1

подключена к схеме «ИЛИ предыдущего разр да цепи сквозной записи «1, схеме «ИЛИ установа в «1 триггера данного разр да регистра числа и схеме «ИЛИ данного разр да цепи сквозной записи «1, который подключен к схеме запрета последующего разр да цепи сквозной записи «1, схема запрета разр да

цепи сквозной записи «О подключена к схеме «ИЛИ предыдущего разр да цепи сквозной записи «О, схеме «ИЛИ установа в «О триггера данного разр да регистра числа и схеме «ИЛИ данного разр да цепи сквозной записи, «О, который подключен к схеме запрета последующего разр да цепи сквозной записи «О.

3$