SU375651A1 - Частотно-импульсное множительно- делительное устройство-^ - Google Patents
Частотно-импульсное множительно- делительное устройство-^Info
- Publication number
- SU375651A1 SU375651A1 SU1652500A SU1652500A SU375651A1 SU 375651 A1 SU375651 A1 SU 375651A1 SU 1652500 A SU1652500 A SU 1652500A SU 1652500 A SU1652500 A SU 1652500A SU 375651 A1 SU375651 A1 SU 375651A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- frequency
- input
- output
- pulse
- pulses
- Prior art date
Links
Landscapes
- Manipulation Of Pulses (AREA)
Description
1
Изобретение относитс к области вычислительной техники и может быть использовано дл выполнени множительно-делительных .операций над переменными, представленными частотой повторени импульсов, а также в качестве устройства дл формировани унитарного кода отношени двух частотных последовательностей.
Известно частотно-импульсное множительно-делительное устройство, содержащее два триггера и импульсно-потенциальпые схемы совпадени .
Получение импульсной последовательности на выходе, сформированной из частоты FI, только после прихода импульса частоты FZ увеличивает дисперсию ошибки выходного сигнала в результате пульсации «пачки импульсов на выходе на величину периода частоты р2.
Цель изобретени - получение на выходе устройства импульсов, сформирОванных из частоты FI, сразу после прихода импульса частоты FS за счет предварительного запоминани числа импульсов FI в периоде FZ и списывани их частотой PI с приходом импульса частоты FS.
Это достигаетс тем, что устройство дополнительно содержит третью, четвертую, п тую и шестую схемы совпадени , дифференциальную цепочку и реверсивный счетчик.
вл ющийс запоминающим устройством отношени частот в каждом периоде частоты FZ. Выход реверсивного счетчика через схему совпадени св зан с триггером, выход которого управл ет прохождением частот FZ и FI.
На чертеже показана схема устройства. Устройство содержит триггеры 1 п 2, реверсивный счетчик 3, схемы 4-9 совпадени ,
дифференцирующую цепочку 10.
Шина входной частоты Fi соединена с выходом установки единицы триггера /, единичный выход которого подключен к входам схем 7 и 9 совпадени . Второй вход последней соединен с шиной входной частоты FZ и входом схемы 8 совпадени , другим входом св занной с нулевым выходом триггера / и входом схемы 6 совпадени , у которой второй вход подключен к шине входной частоты
FS и входу схемы 7 совпадени . Выход схемы 6 совпадени соединен с суммирующим входом .реверсивного счетчика 3, а нулевые выходы его триггеров - с входом схемы 4 совпадени , выходом через дифференцирующую
цепочку 10 подключенной к входу установки нул триггера /.
Шина установки нул реверсивного счетчика 3 подсоединена к выходу схемы 8 совпадени и установочному входу триггера 2,
другой установочный вход которого соединен 3 с выходом схемы 9 совпадени . Выход триггера 2 св зан с входом схемы 5 совпадени , подключенной выходом к вычитающему входу реверсивного счетчика 3 и вторым входом соединенной с выходом схемы 7 совпадени 5 и шиной выхода устройства. Рассмотрим работу устройства с момента прихода импульса частоты FZ, счита , что оба триггера 1, 2 наход тс в нулевом состоЯНИН , подтверждает нулевое состо ние триг-ю гера 2 и устанавливает в нулевое состо ние реверсивный счетчик 5. Пришедшие позже импульсы -частоты FS через открытую схему 6 совпадени поступают на суммнруюпдий вход реверсивного счетчика 3.15 Если в текущем периоде частоты FZ подаетс импульс частоты FI, то триггер 1 устанавливаетс в единичное состо ние, разрешает прохождение импульсов частоты FS на выход устройства, запрещает прохождение20 импульсов частоты Fa через схему 6 совпадени на суммирующий вход реверсивного счетчика , в котором к этому моменту записано tn импульсов частоты FS, запрещаает сброс импульсов частоты FZ реверсивного счетчика в25 нулевое состо ние, разрешает прохождение импульса частоты FZ на вход установки единицы триггера 2. . Пришедший импульс частоты FZ (первый30 после импульса частоты Fi) поступает через открытую схему 9 совпадени на вход установки единицы триггера 2, выходной потенциал которого разрешает прохождение импульсов выходной частоты на вычитающий35 вход реверсивного счетчика. За врем между импульсом Fi и пришедшим позже импульсом FZ на вход устройства / Р подаетс ( - -от j импульсов; последующие40 выходные импульсы, проход схему 5 совпадени , списывают из реверсивного счетчика m хран щихс там импульсов. При обнулении реверсивного счетчика импульс, сформи-45 рованный дифференцирующей цепочкой Ю, от перепада напр жени на выходе схемы 4 совпадени устанавливает триггер 1 в нулевое состо ние, запрещает поступление «мпульсов частоты з на выход устройства и50 импульсов частоты FZ на единичный вход триггера 2 и разрешает прохождение импульсов частоты РЗ на суммирующий вход реверсивного счетчика и импульсов частоты FZ на 4 вход установки нул триггера 2 и шину установки нул реверсивного счетчика, Таким образом, на выход устройства подар тс j- импульсов, сформированных из ( N-т) импульсов в промежутке времени Т2 между импульсом частоты FI и пришедшим позже импульсом частоты FZ, л т импульсов, которые поступили в реверсивный счетчик за врем TI между импульсом частоты FZ и прошедшим в данном периоде FZ импульсом частоты Fi. Причем m импульсов поступает на выход после () импульсов, Предмет изобретени Частотно-импульсное множительно-делительное устройство, содержащее первый триггер , один установочный вход которого подключен к шине первой входной частоты, а его единичный выход соединен с входом первой схемы совпадени , другой вход которой подключен к шине второй входной частоты, а выход - к одному из установочных входов второго триггера, и вторую схему совпадений, один из входов которой соединен с шиной третьей входной частоты, отличающеес тем, что, с целью уменьшени дисперсии ошибки входного ситнала, устройство содержит дополнительно третью, четвертую, п тую и шест ,ую| схему совпадени , дифференциальную цепочку и реверсивный счетчик, шиной установки нул св занный с другим установочным входом второго триггера и выходом третьей схемы совпадени , один вход которой соединен с шиной второй входной частоты , а другой - с единичным выходом первого триггера и одним из входов четвертой схемы совпадени , выход которой подключен к суммирующему входу реверсивного счетчика , а другой вход - к шине третьей входной частоты; другой вход второй схемы совпадени подключен к нулевому выходу первого триггера, а ее выход - к одному из входов п той схемы совпадени , другой вход которой соединен с нулевым выходом второго триггера, причем выход п той схемы совпадени подключен к вычитающему входу реверсивного счетчика, нулевые выходы триггеров которого соединены с входами шестой схемы совпадени , выход которой через днфференцирующую цепочку соединен с другим установочным входом первого триггера.
Jrt
3
:-ч
4
cr
ID
B
f.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1652500A SU375651A1 (ru) | 1971-04-28 | 1971-04-28 | Частотно-импульсное множительно- делительное устройство-^ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1652500A SU375651A1 (ru) | 1971-04-28 | 1971-04-28 | Частотно-импульсное множительно- делительное устройство-^ |
Publications (1)
Publication Number | Publication Date |
---|---|
SU375651A1 true SU375651A1 (ru) | 1973-03-23 |
Family
ID=20474049
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU1652500A SU375651A1 (ru) | 1971-04-28 | 1971-04-28 | Частотно-импульсное множительно- делительное устройство-^ |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU375651A1 (ru) |
-
1971
- 1971-04-28 SU SU1652500A patent/SU375651A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU375651A1 (ru) | Частотно-импульсное множительно- делительное устройство-^ | |
US3054059A (en) | Pattern suppressed counter circuit | |
SU1157544A1 (ru) | Устройство дл функционально-параметрического контрол логических элементов | |
SU1457160A1 (ru) | Управл емый делитель частоты | |
SU1580535A2 (ru) | Троичное счетное устройство | |
SU875608A1 (ru) | Устройство программируемой задержки импульсов | |
SU1004956A1 (ru) | Преобразователь последовательности временных интервалов в цифровой код | |
SU1001456A1 (ru) | Устройство программируемой задержки импульсов | |
SU1145476A1 (ru) | Синхронный делитель частоты следовани импульсов на 5 | |
RU2022455C1 (ru) | Формирователь последовательности временных интервалов и пауз между ними | |
SU1348991A1 (ru) | Преобразователь серий импульсов в пр моугольный импульс | |
SU1104464A1 (ru) | Устройство управлени | |
SU746503A1 (ru) | Устройство дл определени максимального числа | |
SU545073A1 (ru) | Устройство дл формировани импульсов разностной частоты | |
SU744622A1 (ru) | Устройство дл определени отклонени частоты импульсной последовательности от заданной | |
SU1167730A1 (ru) | Счетчик-умножитель импульсов | |
RU2071168C1 (ru) | Устройство для формирования импульсных команд | |
SU1651374A1 (ru) | Синхронный делитель частоты | |
SU783956A1 (ru) | Устройство дл получени пачек импульсов | |
SU1264321A1 (ru) | Устройство дл контрол последовательности импульсов | |
SU1503065A1 (ru) | Формирователь одиночного импульса | |
SU1166294A1 (ru) | Распределитель | |
SU824415A1 (ru) | Генератор пачек импульсов | |
SU1444931A2 (ru) | Генератор импульсов | |
SU1195428A1 (ru) | Устройство дл формировани серий импульсов |