SU368594A1 - УСТРОЙСТВО дл ПРЕОБРАЗОВАНИЯ ЛОГИЧЕСКИХ - Google Patents
УСТРОЙСТВО дл ПРЕОБРАЗОВАНИЯ ЛОГИЧЕСКИХInfo
- Publication number
- SU368594A1 SU368594A1 SU1616105A SU1616105A SU368594A1 SU 368594 A1 SU368594 A1 SU 368594A1 SU 1616105 A SU1616105 A SU 1616105A SU 1616105 A SU1616105 A SU 1616105A SU 368594 A1 SU368594 A1 SU 368594A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- trigger
- inputs
- cell
- zero
- Prior art date
Links
Landscapes
- Manipulation Of Pulses (AREA)
Description
1
Изобретение относитс к области вычислительной техники и автоматики и предназна-чено дл использовани во вводных устрой ,ствах ЭЦВМ.
Известные устройства дл преобразовани .логических уровней, содержащие входные трансформаторы, вторичные обмотки кото:рых соединены с триггерами разр дов еди:ницы и .нул и синхроимпульсов с раздель«ым-и :входами, выходы которых через логиче .ский блок .соединены со входами выходного реги.стр-а, -не обладают достаточной надежностью работы в сложных эксплуатационных услови х, требу достаточно жесткой синхронизации информационных и тактовых импульсов , что сужает область их применени .
Предложенное устройство отличаетс тем, что логический блок содержит чейки «И, «ИЛИ, триггер и инвертор, причем единичные выходы триггеров разр дов единицы и нул соединены через чейки «И, вторые входы которых соединены с единичным выходом триггера синхроимпульсов, непосредственно с единич.ным и нулевым входами выходного регистра, и через дополнительные чейки «И и чейку «ИЛИ соединены со сдвигающим входом выходного регистра, единичных входом триггера и входом инвертора. Выходы триггера и инвертора через чейку «И соединены с нулевыми входами триггеров единицы, нул и синхроимпульсов. Вторые входы дополнительных чеек «И и нулевой вход триггера соединены с выходом чейки «ИЛИ, соединенной своими входами со
вторичными обмотками входных трансформаторов .
Это позвол ет расширить область применени и повысить надежность работы устройства .
На чертеже показана функциональна схема устройства.
Оно содержит входные трансформаторы /-3, триггеры 4-6 соответственно разр дов «1, и «О и синхроимпульсов, чейки «И 7
и 8, дополнительные чейки «И 9 и 10, чейки «ИЛИ // и 12, инвертор 13, триггер 14, чейку «И 15 и выходной регистр 16 с единичным 17, нулевым 18, сдвигающим 19 входами и логический блок 20.
Устройство работает следующим образом.
Вследствие различных временных задержек в лини х св зи и входных трансформаторах /-3, а также несинхронности передающих и приемных устройств импульсы входной информации , например парафазного кода, могут олережать или отставать от сопровождающих синхроимпульсов. Если имиульс в.ходной цифровой информации на входах «1 или «О опережает тактовый синхроимпульс
«СИ, передний фронт этого входного импульса , проход через чейку «ИЛИ 11, опрокидывает в состо ние «О триггер 14, подготавлива входную часть схемы. Сразу же после этого происходит промежуточное заломинание входной информации, т. е. устанавливаетс в состо лие «1 соответствующий т.риггер 4 или 5, подготавлива этим прохождение сигнала «а входе соответствующей чейки «И 7 или 8 логического блока 20. Одновременно подтверждаетс исходное нулевое состо ние на триггер 5 прИ по влении сигнала на входе «1, или на триггере 4 при по влении сигнала на входе «О. При приходе тактового синхроимпульса «СИ триггер 6 опрокидываетс в состо ние «1, запомина этот синхроимпульс. Сигнал, соответствующий уровню «1 на выходе триггера 6, разрешает прохождение сигнала с единичных выходов триггеров 4 или 5 через соответствующую чейку «И 7 или 8 на единичный или нулевой вход регистра 16. Входна информаци в этом случае переписываетс в регистр 16 передним фронтом тактового синхроимпульса . Далее передний фронт синхроимпульса разрещает .прохождение сигнала через чейку «ИЛИ 11 и через соответствующую чейку «И 9 или 10, а затем через вторую чейку «ИЛИ -12 .передний фронт синхроимпульса .поступает .на единичный вход триггера 14, устанавлива его в состо ние «1. На все врем действи тактОВОго синхроимпульса «СИ чейки «И 15 закрыта нулевым уровнем, поступающим на ее вход с инвертора 13. Задний фронт тактового синхроимпульса через чейку «ИЛИ 12 формирует сигнал сдвига на сдвигающем входе 19 регистра 16 и, через инвертор .75 и чейку «И -15 формирует сброс на нулевых входах триггеров 4-6, после чего схема готова дл приема следующих импульсов входной Цифровой информации .
Если импульс входной цифровой информации .на входах «Ь или «О отстает от тактового синхроимпульса «СИ, передний фронт синхроимпульса через чейку «ИЛИ 11 опрокидывает в состо в-ие «О триггер 14, подготавлива входную часть схемы. Происходит промежуточное запоминание входной информации путем установки триггера 6 в состо ние «1, чем подготавливаетс прохождение сигнала на входах чейки «И 7, 8.
При приходе импульсов входной информации на входы «1, или «О устанавливаетс в состо ние «1 соответствующий триггер 4 «ли 5. Одновременно подтверждаетс исходное нулевое состо ние на триггере 5 лри по влении сигнала на входе «Ь или на триггере 4 при, по влении сигнала на входе «О. После установлени одного из триггеров 4 или 5 в состо ние «1 передним фронтом через соответствующую чейку «И 7 или 8 записываетс входна информаци на единичный 17 или нулевой 18 вход регистра 16, и устанавливаетс в состо ние «1 триггер 14. Задним фронтом импульса входной информации формируетс сигнал сдвига на сдвигающем входе 19 регистра 16, после чего через инвертор 13 и схему 15 триггеры 4-6 устанавливаютс в исходное состо ние. При одновременно.м приходе импульсов на
входы «1 или «О и «СИ схема работает аналогично.
Предмет изобретени
Устройство дл преобразовани логических
уровней, содержащие входные трансформаторы , .вторичные обмотки которых соединены с триггерами разр дов единицы, нул и синхроимпульсов с раздельными входами, выходы которых через логический блок соединены
со входами выходного регистра, отличающеес тем, что, с целью расщирени области применени и повышени надежности работы устройства, логический блок содержит чейки «И, «ИЛИ, триггер и инвертор; причем единичные выходы триггеров разр дов единицы и нул соединены через чейки «И, вторые входы которых соединены с единичным выходом триггера синхроимпульсов, непосредственно с единичным и нулевым входами выходного регистра и через дополнительные чейки , «И и чейку «ИЛИ соединены со сдвигающим входом выходного регистра, единичным входом триггера и входом инвертора, а выходы триггера и инвертора через чейку
«И соединены с нулевыми входами триггеров единицы, Нул и синхроимпульсов, вторые входы дополнительных чеек «И и нулевой вход триггера соединены с .выходом чейки «ИЛИ, соединенной своими входами
со вторичными обмотками входных трансформаторов .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1616105A SU368594A1 (ru) | 1970-12-31 | 1970-12-31 | УСТРОЙСТВО дл ПРЕОБРАЗОВАНИЯ ЛОГИЧЕСКИХ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1616105A SU368594A1 (ru) | 1970-12-31 | 1970-12-31 | УСТРОЙСТВО дл ПРЕОБРАЗОВАНИЯ ЛОГИЧЕСКИХ |
Publications (1)
Publication Number | Publication Date |
---|---|
SU368594A1 true SU368594A1 (ru) | 1973-01-26 |
Family
ID=20464635
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU1616105A SU368594A1 (ru) | 1970-12-31 | 1970-12-31 | УСТРОЙСТВО дл ПРЕОБРАЗОВАНИЯ ЛОГИЧЕСКИХ |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU368594A1 (ru) |
-
1970
- 1970-12-31 SU SU1616105A patent/SU368594A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4070630A (en) | Data transfer synchronizing circuit | |
KR880009520A (ko) | 디지탈 데이타 메모리 시스템 | |
US4317053A (en) | High speed synchronization circuit | |
GB1160148A (en) | Sequence Detection Circuit | |
GB1169828A (en) | Pulse Retiming Apparatus | |
SU368594A1 (ru) | УСТРОЙСТВО дл ПРЕОБРАЗОВАНИЯ ЛОГИЧЕСКИХ | |
US3339145A (en) | Latching stage for register with automatic resetting | |
US2884615A (en) | Pulse coded signal separator | |
SU739654A1 (ru) | Парафазный сдвигающий регистр | |
SU1187253A1 (ru) | Устройство для временной привязки импульсов | |
SU624357A1 (ru) | Формирователь синхронизированных импульсов | |
SU1197121A1 (ru) | Устройство тактовой синхронизации | |
SU437208A1 (ru) | Синхронизатор импульсов | |
SU1264206A1 (ru) | Устройство коммутации дл систем многоканального контрол и управлени | |
SU1383463A1 (ru) | Устройство дл формировани серии импульсов | |
SU436341A1 (ru) | Устройство для синхронизации двух команд | |
SU892696A1 (ru) | Селектор импульсов по периоду следовани | |
SU1056190A1 (ru) | Устройство дл определени разности двух чисел | |
SU809534A1 (ru) | Преобразователь последовательностииМпульСОВ B ОдиНОчНый пР МОугОльНыйиМпульС | |
SU1166312A1 (ru) | Устройство декодировани | |
SU1569854A1 (ru) | Устройство дл нормализации изображений объектов | |
SU949823A1 (ru) | Счетчик | |
SU922715A1 (ru) | Устройство дл ввода информации | |
SU711673A1 (ru) | Селектор импульсной последовательности | |
SU1179325A1 (ru) | Генератор последовательностей случайных чисел |