SU711673A1 - Селектор импульсной последовательности - Google Patents

Description

Изобретение относится к импульсной технике и может быть использовано в цифровых системах связи.

Известны селекторы импульсной последовательности, выделяющие импульсы с определенной частотой следования. ®

Известно устройство для селекции импульсов, представляющее собой детектор длительности сигналов, где селекция импульсов с периодом, равным заданному, осуществляется с помощью квантованных сигналов (1]. Наличие генератора квантованного сигнала усложняет схему и, кроме того, устройство обладает определенной схемной задержкой, которую в принципе устранить невозможно при данном построении схемы.

Из известных устройств данного типа наиболее близким по технической сущности является селектор импульсной последовательности, содержащий линию задержки, триггер и элемент И, один из входов которого подсоединен к выходу линии задержки, а селектируемая последовательность импульсов подается на вход линии задержки [2].

Недостатком селектора является то, что при появлении импульсов на R-входе триггера, на выходе последнего устанавливается потенциал логического нуля, который закрывает схему совпадения - и запрещает прохождение задержанных импульсов на выход устройства. Это обстоятельство сильно снижает надежность работы устройства.

Кроме того, в устройстве отсутствует элемент, который бы устанавливал точность сравнения периодов селектируемых импульсов с заданным, т. е. элемент, который определяет разрешающую способность такого селектора импульсной последовательности.

Целью настоящего изобретения является повышение надежности селекции импульсов.

Поставленная цель достигается тем, что в селектор импульсной последовательности, содержащий линию задержки, триггер.и элемент И, первый вход которого соединен с выходом линии задержки, вход которой подключен ко входной шине, введены дополнительный триггер и формирователь импульсов, логический вход которого соединен через резистор с ши ной питания, тактовый вход соединен со входом линии задержки и синхронизирующим входом дополнительного триггера, а выход - со входами установки в нуль триггера и дополнительного триггера, причем синхронизирующий вход триггера соединен с выходом линии задержки, Д-вход — с инверсным выходом дополнительного триггера, прямой выход - со вторым входом элемента И, и инверсный выход - с Д-входом дополнительного триггера, щ прямой выход которого соединен с третьим входом элемента И.

На чертеже представлена структурная электрическая схема заявляемого устройства.

Селектор содержит триггер 1, триггер 2 до- ,5 полнительный, линию 3 задержки, формирователь 4 импульсов и элемент 5 И. Входная шина селектора соединена со входом линии задержки, тактовым входом формирователя 4 импульсов И С синхронизирующим ВХОДОМ Триг- 20 гера 2. Выход линии задержки соединен с синхронизирующим входом триггера 1 и первым входом элемента 5 И. Выход формирователя 4 импульсов соединен со входами установки в нуль триггеров 1 и 2. Прямой выход триггера 25 1 соединен с вторым входом элемента 5 И, а его инверсный выход - с Д-входом триггера 2. Прямой выход Д-триггера 2 соединен с третьим входом- элемента 5 И, а его инверсный вы-, ход с Д-входом Д-триггера 1. Логический вход зо формирователя 4 соединен через резистор кОм с шиной питания +5В. Выходом устройства является выход выходного элемента 5И.

Формирователь 4 импульсов является логическим многоцелевым элементом со следующи- 35 ми логическими действиями:,, на выходе схемы формируется отрицательный импульс из отрицательного перепада на тактовом входе, если при этом на логический вход подается высокий потенциал. Если на логическом входе низкий по- 40 тенциал, то при любом потенциале на тактовом входе на его выходе поддерживается высокий потенциал, а выходной импульс не формируется.

Работает селектор следующим образом. 45

В исходном состоянии триггеры 1 и 2 находятся в нулевом состоянии. При этом на прямых выходах триггеров присутствуют низкие потенциалы и элемент 5 И закрыт по входам, соединенным с этими выходами. 50

На Д-входах триггеров присутствуют высокие потенциалы, поступающие с инверсных выходов этих триггеров. При поступлении на синхронизирующий вход триггера 2 переднего фронта импульса селектируемой последовательности, 55 триггер установится в состояние ”1”, поскольку на его 'Д-входе в момент прихода переднего фронта импульса селектируемой последовательности присутствовал высокий потенциач. На прямом выходе триггера 2 появится высокий потенциал, а на инверсном - низкий. Элемент 5 И откроется по третьему входу, соединенному с прямым выходом триггера 2, но останется закрытым по второму входу, соединенному с прямым выходом триггера 1. Для того, чтобы открыть элемент 5 И ио второму входу, необходимо установить в ”1” состояние триггер 1. Для этого нужно, чтобы передний фронт импульса задержанной селектируемой последовательности появился на синхронизирующем входе триггера 1 тогда, когда на его Д-входе еще есть высокий потенциал, т. е. до того, как установится в ”1” состояние триггер 2. Это возможно лишь в том случае, если временной интервал между передними фронтами селектируемой и задержанной последовательности не превышает At - времени переброса триггера. Время At определяет разрешающую способность селектора.

. При поступлении заднего фронта импульса селектируемой последовательности на логический формирователь импульсов, последний формирует короткий импульс, устанавливающий триггеры в нулевое состояние. Схема готова к селекции следующего импульса селектируемой последовательности.

Заявляемое устройство выгодно отличается от известных. Введение в схему дополнительного триггера и логического формирователя импульсов позволило повысить надежную работу устройства и его разрешающую способность, то есть точность сравнения периода селектируемых импульсов с заданным.

Claims (2)

1.Патент Франции N 2222798, кл. Н 03 К 5/153, 1974.

2.Авторское свидетельство СССР N 491207, кл. Н 03 К 5/20, 22.06.73 (прототип).