SU1758648A1 - Multiport memory device - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано дл  построени  многоканальных и многопроцессорных вычислительных систем. Цалью изобретени   вл етс  уменьшение времени обращени  к пам ти устройства. Устройство содержит первый, второй и третий дешифраторы , с первого по седьмой элементы ИЛИ, с первого по дев тый элементы И, формирователь импульсов, первый, второй и третий элементы задержки, накопитель, первый, второй и третий D-триггеры, блок посто нной пам ти, первый, второй и третий шинные формирователи, первый, второй и третий триггеры Шмидта, коммутатор. Устройство позвол ет обеспечить асинхронную независимость процессов доступа к индивидуальным и общим секторам пам ти вычислительной системы с быстрым разрешением конфликтов обращени . 1 ил., 1 табл.The invention relates to computing and can be used to build multichannel and multiprocessor computing systems. The invention has focused on reducing the time it takes for the device to access memory. The device contains the first, second and third decoders, from the first to the seventh OR elements, from the first to the ninth And elements, the pulse shaper, the first, second and third delay elements, the drive, the first, second and third D-flip-flops, the constant memory block TI, first, second and third bus drivers, first, second and third Schmidt triggers, switch. The device allows for asynchronous independence of access processes to the individual and common memory sectors of the computing system with fast resolution of access conflicts. 1 ill., 1 tab.

Description

Предлагаемое изобретение относитс  к вычислительной технике и может быть использовано дл  построени  многоканальных и многопроцессорных вычислительных систем (ВС) с использованием некоторого ресурса пам ти общего пользовани .The present invention relates to computing and can be used to build multichannel and multiprocessor computing systems (VS) using some common memory resource.

Известно устройство дл  сопр жени , вычислительных машин, содержащее блоки сопр жени , коммутаторы, блоки захвата шин диспетчера, информационные шины, шину диспетчера, блоки адаптеров абонентов , блоки служебных триггеров коммутатора (1). Известное устройство излишне сложно, имеет большое врем  и сложную процедуру доступа к данным.A device for interfacing computers is known, which contains interface blocks, switches, controller bus seizure units, information buses, controller bus, subscriber adapter blocks, switch service triggers blocks (1). The known device is unnecessarily difficult, has a lot of time and a complicated procedure for accessing data.

Наиболее близким по технической сущности к предлагаемому  вл етс  многоканальное устройство дл  обмена данными между модул ци ми вычислительной системы , содержащее каналы 1,.., (количество которых равно количеству модулей ВС). каждый из которых содержит четыре триггера, первый, третий и второй элементы НЕ, первый - четвертый, шестой, п тый, седьмой , восьмой, восьмой элементы И, второй , первый и третий элементы ИЛИ. первый, третий, второй и четвертый элементы задержки, два формировател  импульсов , четыре элемента И НЕ. два блока буферной пам ти четыре счетчика, две схемы сравнени , дешифратор, вход сигнала опроса канала, выход сигнала опроса канала , информационные вход и выход канала, выход сигнала разрешени  запроса канала прерывани  канала, вход сигнала запроса канала, линию запроса устройства, шину запрета устройства, шину стробировани  устройства , шину ответа устройства, шину адреса, устройства, шину данных устройстThe closest in technical essence to the present invention is a multichannel device for data exchange between modules of the computing system, which contains channels 1, ..., (the number of which is equal to the number of air modules). each of which contains four triggers, the first, third and second elements are NOT, the first is the fourth, sixth, fifth, seventh, eighth, eighth elements of AND, the second, first and third elements of OR. the first, third, second and fourth delay elements, two pulse drivers, four AND NOT elements. two blocks of buffer memory, four counters, two comparison schemes, a decoder, a channel polling signal input, a channel polling signal output, information channel input and output, a channel interruption channel request signal output signal, a channel request signal input, a device request line, a device inhibit bus , device gateway bus, device response bus, address bus, devices, device data bus

слcl

0000

о about

0000

ва(2). Известное устройство прин то за прототип .va (2). The known device adopted for the prototype.

Недостатком известного устройства  вл етс  большое врем  пересылки данных от одной ЭВМ к другой, узкие функциональные возможности из-за отсутстви  циклического приоритета доступа дл  исключени  столкновений, раздельный (по каналам ЭВМ) ресурс ЗУ, больша  аппаратна  избыточность .A disadvantage of the known device is the large transfer time of data from one computer to another, narrow functionality due to the lack of cyclic access priority to avoid collisions, a separate (through computer channels) storage resource, and large hardware redundancy.

Целью изобретени   вл етс  уменьшение времени обращени  к пам ти устройства .The aim of the invention is to reduce the access time to the memory of the device.

Устройство содержит первый 4, второйThe device contains the first 4, the second

5и третий 6 дешифраторы, с первого по шестой элементы ИЛИ 13-18, с первого по дев тый элементы И 19-27, формирователь импульсов 28. первый 29, второй 30 и третий 31 элементы задержки, накопитель 36, первый 42, второй 43 и третий 44 D-триггеры, блок посто нной пам ти 48, первый 49, второй 50 и третий 51 шинные формирователи, первый 52, второй 53 и третий 54 триггеры Шмидта, седьмой элемент ИЛИ 58, коммутатор 59.5 and third 6 decoders, first to sixth elements OR 13-18, first to ninth elements AND 19-27, pulse shaper 28. first 29, second 30 and third 31 delay elements, drive 36, first 42, second 43 and the third 44 D-triggers, the block of permanent memory 48, the first 49, the second 50 and the third 51 bus drivers, the first 52, the second 53 and the third 54 Schmidt triggers, the seventh element OR 58, the switch 59.

На чертеже также обозначены перва  1, втора  2 и треть  группы адресных входов, первый 7, второй 8 и третий 9 входы чтени , первое 32, второе 33 и третье 34 группы информационных входов - выходов, адресные входы накопител  35, информационные выходы 37 и входы 38 накопител , первый 39, второй 40 и третий 41 входы обращени , перва  45, втора  46 и треть  47 группы входов адреса страницы пам ти, первый 55, второй 56 и третий 57 выходы сигналов готовности .The drawing also shows the first 1, second 2 and third groups of address inputs, the first 7, second 8 and third 9 read inputs, first 32, second 33 and third 34 groups of information inputs - outputs, address inputs of drive 35, information outputs 37 and inputs 38 accumulator, first 39, second 40 and third 41 access inputs, first 45, second 46 and third 47 groups of entries of the address of the memory page, first 55, second 56 and third 57 readiness signals.

Устройство работает следующим образом . На шины 45, 46 и 47 поступает номер (адрес) страницы ОЗУ, в которой работает устройство. С выходов дешифраторов 4,5 иThe device works as follows. Bus 45, 46 and 47 receives the number (address) of the RAM page in which the device operates. From the outputs of the decoders 4.5 and

6признак выборки адреса устройства поступает на входы D-триггеров 42,43 и 44, где фильтруетс  сигналами начала машинного цикла, поступающими по шинам 39, 40 и 41 и поступают на соответствующие адресные входы блока 48. Цель фильтрации сигналов выборка адреса исключение самовозбуждени  блока 48 при быстрой смене сигналов на адресных шинах 1, 2 и 3 при смене текущего адреса, особенно при переходе шин адреса в выключенное состо ние. Пары логических элементов 13 и 19,14 и 20,15 и 21 формируют признак обращени  в режимах записи или чтени  пам ти, далее эти сигналы поступают на соответствующие адресные входы блока 48. Каждый из трех младших информационных разр дов блока 48 соединен со входом узла триггера Шмидта - элемент задержки, выход которого соединен с соответствующими младшими адресными входами блока 48, образу  положительную асинхронную обратную логическую св зь. Таким образом, блок 486signs of the device address sampling are fed to the inputs of D-flip-flops 42,43 and 44, where they are filtered by the start of the machine cycle signals coming through buses 39, 40 and 41 and are fed to the corresponding address inputs of block 48. The purpose of filtering signals is address sampling quick change of signals on address buses 1, 2 and 3 when changing the current address, especially when the address bus goes to the off state. Pairs of logic elements 13 and 19, 14 and 20, 15 and 21 form a sign of circulation in the write or read memory modes, then these signals go to the corresponding address inputs of block 48. Each of the three lower data bits of block 48 is connected to the input of the trigger node Schmidt is a delay element whose output is connected to the corresponding lower address inputs of block 48, forming a positive asynchronous reverse logical link. Thus, block 48

представл ет собой и выполн ет функцию определенной совокупности комбинаторных логических элементов и асинхронных триггеров, конкретные логические функции которых и электрические св зи между кото0 рыми определ ют таблицей прошивки блока 48 (смотри таблицу).represents and performs the function of a certain set of combinatorial logic elements and asynchronous triggers, the specific logical functions of which and the electrical connections between them are determined by the firmware table of block 48 (see table).

Шинные формирователи 49, 50 и 51 позвол ют сформировать из двунаправленных шин 32, 33 и 34 данных две шины данныхBus former 49, 50, and 51 allow two data buses to be formed from bi-directional data buses 32, 33, and 34

5 устройства, информационную выходную шину 37 и информационную входную шину 38. У правление шинными формировател ми осуществл етс  комбинаторным логическим узлом, выполненным на элементах5, the information output bus 37 and the information input bus 38. The bus driver is controlled by a combinatorial logic node made on the elements

0 22 27, 16, 17 и 18, на входы которого0 22 27, 16, 17 and 18, to the inputs of which

поступают сигналы разрешени  канала с блока 48 и сигналы записи чтени  пам ти от микро ЭВМ,channel resolution signals from block 48 and memory read signals from the microcomputer are received,

Комбинаци  адресов устройства осуще5 ствл етс  коммутатором 59, управл емым сигналами разрешени  канала, поступающими с блока 48.The combination of device addresses is implemented by the switch 59, controlled by the channel resolution signals received from block 48.

Элемент58 и формирователь импульсов 28 формируют импульс записи дл  накопи0 тел  36.The element 58 and the pulse shaper 28 form a recording pulse for accumulators 36.

Рассмотрим простейший случай обра- одной микро ЭВМ к устройству в режиме записи в пам ть одного байта информации .Consider the simplest case of a single microcomputer to a device in the recording mode of one byte of information in the memory.

5 С шины 7 на адресные входы блока 48 поступает сигнал записи. При совпадении соответствующих обращений и записи на младшем (нулевом) выходе ПЗУ формируетс  сигнал разрешение канала 1, который5 Bus 7 to the address inputs of the block 48 receives the write signal. If the corresponding calls and records match on the lower (zero) ROM output, the channel 1 resolution signal is generated, which

0 поступает также на младший (нулевой) адресный вход блока 48 дл  запоминани  этого событи . Сигнал разрешени  канала 1 в сочетании с сигналом запись открывает шинный формирователь 49 в направлении0 is also fed to the lower (zero) address input of block 48 for storing this event. The channel 1 enable signal in combination with the write signal opens the bus driver 49 in the direction of

5 от шины 32 данных (микро ЭВМ) к входу 38 накопител . Сигнал разрешени  канала 1 открывает также коммутатор 59 в направлении от шины 1 адреса (микро ЭВМ) к входу 35 (накопител ). Логические элементы 23,5 from the bus 32 data (microcomputer) to the input 38 of the drive. The enable signal of channel 1 also opens switch 59 in the direction from address bus 1 (micro computer) to input 35 (storage device). Logic elements 23,

0 25, 27 и 28 формируют сигнал запись. Формирователь импульсов 28 формирует из длинного сигнала запись строб в накопитель расположенный гарантированно внутри сигнала запись. Режим чтени  пам ти0 25, 27 and 28 form the recording signal. The pulse shaper 28 forms a recording of a strobe from a long signal into a drive located inside the signal guaranteed to be recorded. Memory reading mode

5 принципиально не отличаетс  от режима записи пам ти.5 is not fundamentally different from the memory recording mode.

К данному устройству может быть подключена несколько микро ЭВМ (число которых принципиально не ограничено). Расширением веро тных конфликтных ситуаций , св занных с временным наложением циклов записи-чтени  различных микро ЭВМ, работающих асинхронно, зан т логический узел, выполненный на осноое блока посто нной пам ти 48.Several microcomputers can be connected to this device (the number of which is not limited in principle). The expansion of the probable conflict situations associated with the temporary imposition of write-read cycles for various microcomputers operating asynchronously takes up a logical node made on the base of the storage unit 48.

В общем виде механизм разрешени  конфликтов таков. При обращении второй (номер условен) микро ЭВМ к устройству во врем  начавшегос  цикла записи или чтени  первой микро ЭВС второй микро ЭВМ по шине готовность выдаетс  сигнал не готов , блокирующий вторую микро ЭВМ вплоть до окончани  цикла записи или чтени  первой микро ЭВМ, после чего втора  микро ЭВМ может продолжить свой цикл записи или чтени  при условии, если за это врем  (ее блокировки) не поступил запрос на обслуживание от микро ЭВМ с большим приоритетом доступа (рейтинг уровн  приоритетов доступа заложен в блок 48, в противном случае втора  микро ЭВМ остаетс  заблокированной вплоть до окончани  цикла записи или чтени  третьей микро ЭВМ.In general, the mechanism for resolving conflicts is as follows. When the second (conditional) micro computer is addressed to the device during the start of the write or read cycle of the first micro computer of the second micro computer, the readiness is given a signal not ready on the bus, blocking the second micro computer until the end of the write or read cycle of the first micro computer, after which the second the microcomputer can continue its cycle of writing or reading, provided that during this time (its blocking) a service request was not received from the microcomputer with a high access priority (the access priority rating is included in block 48, otherwise the second microcomputer remains locked until the end of the write or read cycle of the third microcomputer.

При одновременном обращении двух и более микро ЭВМ разрешение доступа выдаетс  микро ЭВМ с большим уровнем приоритета доступа.If two or more microcomputers are simultaneously accessed, the access permission is issued to the microcomputer with a high level of access priority.

Дешифраторы 4, 5 и 6 и блок 48 могут быть реализованы на микро ЭВМ схеме типа 556РТ5, триггеры Шмидта 52, 53 и 54 на микросхеме типа 133ТЛ2, элементы задержки на любом логическом элементе (например , на микросхеме 133 ЛИ1), шинные формирователи 49, 50 и 51 на микросхеме типа 585ВА85, накопитель 36 на микросхемах типа 541РУ1.Decoders 4, 5 and 6 and block 48 can be implemented on a microcomputer circuit like 556РТ5, Schmidt triggers 52, 53 and 54 on a chip of type 133ТЛ2, delay elements on any logic element (for example, on a chip 133 ЛИ1), bus drivers 49, 50 and 51 on a microcircuit of type 585VA85, a drive 36 on microcircuits of type 541RU1.

Формирователь импульсов 28 может быть выполнен на микросхеме типа 133ПГЗ.The pulse shaper 28 can be performed on a 133PGZ type microcircuit.

Коммутатор 59 может быть выполнен на трех микросхемах типа 585ВА86, соответствующие выходы которых объединены, а вход разрешени  каждого канала соединен с выводом 11 микросхемы.Switch 59 can be performed on three ICs of the 585VA86 type, the corresponding outputs of which are combined, and the enable input of each channel is connected to the pin 11 of the microcircuit.

Технико-экономические показатели предлагаемого устройства обеспечиваютс  сокращением обьема аппаратной части, сокращением времени доступа (дл  микро ЭВМ данное устройство  вл етс  транспарентной частью его собственной пам ти), быстрым разрешением конфликтов и неограниченностью объема пам ти и числа микро ЭВМ, подключенных к данному устройству.Technical and economic indicators of the proposed device are provided by reducing the amount of hardware, reducing access time (for a micro computer this device is a transparent part of its own memory), fast resolution of conflicts and unlimited memory size and the number of micro computers connected to this device.

Claims (1)

Формула изобретени  Многопортовое запоминающее устройство , содержащее первый, второй и третий дешифраторы, с первого по шестой элементы ИЛИ, с первого по шестой элементы ИЛИ, с первого по дев тый элементы И, формирователь импульсов первый, второйClaims of the invention Multiport memory device comprising first, second and third decoders, first to sixth OR elements, first to sixth OR elements, first to ninth AND elements, first and second pulse shaper и третий элементы задержки, накопитель, входы первых групп первого, второго и третьего дешифраторов  вл ютс  соответствующими адресными входами устройства, первые входы первого, второго и третьего элементов И соединены соответственно с выходами первого, второго и третьего элементов ИЛИ, отличающеес  тем, что, с целью уменьшени  времени обращени  кand the third delay elements, the accumulator, the inputs of the first groups of the first, second and third decoders are the corresponding address inputs of the device, the first inputs of the first, second and third elements AND are connected respectively to the outputs of the first, second and third elements OR, characterized in that to reduce the time it takes to 0 пам ти устройства, в него введены первый, второй и третий D-триггеры, блок посто нной пам ти, седьмой элемент ИЛИ. первый, второй и третий триггеры Шмидта, первый, второй и третий шинные формирователи и0 device memory, the first, second and third D-triggers, the block of permanent memory, the seventh element OR are entered into it. the first, second and third Schmidt triggers, the first, second and third tire drivers and 5 коммутатор, выходы которого соединены с адресными входами накопител , информационные входы и выходы которого соединены соответственно с информационными выходами и информационными входами пер0 вых групп соответственно первого, второго и третьего шинных формирователей, информационные входы вторых групп которых  вл ютс  соответствующими информационными входами-выходами устройства, информаци5 онные входы первой, второй и третьей групп коммутатора соединены с входами первых групп первого, второго и третьего дешифраторов , входы вторых групп которых  вл ютс  соответствующими адоесными входами5 a switch whose outputs are connected to address accumulator inputs, information inputs and outputs of which are connected respectively to information outputs and information inputs of the first groups of the first, second and third bus drivers, respectively, the information inputs of the second groups of which are the corresponding information inputs-outputs of the device, the information inputs of the first, second and third groups of the switch are connected to the inputs of the first groups of the first, second and third decoders, the inputs of the second whose groups are the corresponding access inputs 0 выбора страницы пам ти устройства, выходы первого, второго и третьего дешифрато- ров соединены соответственно с информационными входами первого, второго и третьего D-триггеров, входы синхрони5 зации которых  вл ютс  соответствующими входами обращени  устройства, выходы первого , второго и третьего D-триггеров соединены с соответствующими адресными входами блока посто нной пам ти и с вто0 рыми входами первого, второго и третьего элементов И соответственно, выходы которых соединены со старшими адресными входами блока посто нной пам ти, соответствующие младшие выходы которого соеди5 пены с входами первого, второго и третьего триггеров Шмидта, выходы которых соединены с входами элементов задержки, выходы которых соединены с соответствующими младшими адресными входами блока посто0  нной пам ти, с управл ющими входами коммутатора и с первыми входами элемен- тов-И с четвертого по дев тый соответственно , вторые входы которых соединены соответственно с входами первого, второго0, the device memory page selection, the outputs of the first, second and third decoders are connected respectively to the information inputs of the first, second and third D-flip-flops, the synchronization inputs of which are the corresponding device access inputs, the outputs of the first, second and third D-flip-flops connected to the corresponding address inputs of the fixed memory unit and with the second inputs of the first, second and third elements AND, respectively, whose outputs are connected to the higher address inputs of the fixed memory unit and, the corresponding lower outputs of which connect foam to the inputs of the first, second and third Schmidt triggers, the outputs of which are connected to the inputs of the delay elements, the outputs of which are connected to the corresponding lower address inputs of the permanent memory unit, to the control inputs of the switch and to the first inputs of the elements - combo-I from the fourth to the ninth, respectively, the second inputs of which are connected respectively to the inputs of the first, second 5 и третьего элементов ИЛИ и  вл ютс  соответствующими входами записи и чтени  устройства , выходы четвертого, шестого и восьмого элементов И соединены с управл ющими входами первого, второго и третьего шинных формирователей и с первыми входами четвертого, п того и шестого элементов ИЛИ соответственно, вторые входы которых соединены с выходами п того, седьмого и дев того элементов И соответственно и с входами седьмого элемента ИЛИ, выход которого соединен с входами формировател  импульсов, выход которого соединен с входом записи накопител , вход5 and the third OR elements and are the corresponding write and read inputs of the device, the outputs of the fourth, sixth and eighth elements AND are connected to the control inputs of the first, second and third bus driver and the first inputs of the fourth, fifth and sixth elements OR, respectively, the second the inputs of which are connected to the outputs of the fifth, seventh and ninth elements AND respectively, and with the inputs of the seventh element OR, the output of which is connected to the inputs of the pulse former, the output of which is connected to the recording input of opitel, entrance выборки которого соединен с соответствующим выходом блока посто нной пам ти, соответствующие выходы которого  вл ютс  выходами сигналов готовности устройства, выходы четвертого, п того и шестого элементов ИЛИ соединены с входами выборки первого, второго и третьего шинных формирователей соответственно.the samples of which are connected to the corresponding output of the fixed memory block, the corresponding outputs of which are the outputs of the device ready signals, the outputs of the fourth, fifth and sixth OR elements are connected to the inputs of the first, second and third bus drivers, respectively. Многопортовое 3 У вычислительной системыMultiport 3 At the computing system Прошивка ПЗУROM firmware таблицаtable 123456789123456789 0000 0010 0020 0030 0040 0050 0060 0070 0080 0090 ООАО ООВО0000 0010 0020 0030 0040 0050 0060 0070 0080 0090 LLP оосо оодоOOSO OODO ООЕОOOEO оогоwow 01000100 01100110 01200120 01300130 01400140 01500150 01600160 01700170 01800180 01900190 01АО01AO 01ВО01VO 01СО01SO 01ДО01DO 01ЕО01ЕО 01 ГО01 GO А В С Д Е Г 10 11 12 13 14 15A B C D E G 10 11 12 13 14 15