SU1705826A1 - Priority device - Google Patents

Abstract

Изобретение предназначено дл  использовани  в ЭВМ, работающих в реальном масштабе времени и в режиме пр мого доступа к пам ти ЭВМ внешних устройств. Цель изобретени  - повышение быстродействи  устройства. Устройство содержит узлы 1 выделени  запросов группы, регистр 8, элемент 9 задержки, дешифратор 10, элементы И-НЕ 11, 12. Цель изобретени  достигаетс  за счет многоступенчатой обработки запросов с одинаковым временем процесса обработки каждого запроса и введени  в схему элементов И-НЕ 11 и элементов 9 задержки. 1 ил.The invention is intended for use in computers operating in real time and in the mode of direct access to the computer memory of external devices. The purpose of the invention is to increase the speed of the device. The device contains the group 1 request selection units 1, register 8, delay element 9, decoder 10, AND-NE elements 11, 12. The purpose of the invention is achieved by multi-stage processing of requests with the same processing time for each request and introducing the AND-11 elements into the scheme and delay elements 9. 1 il.

Description

(Л(L

СWITH

ч о елh ate

00 N300 N3

оabout

Изобретение предназначено дл  использовани  в ЭВМ, работающих в реальном масштабе времени и в режиме пр мого доступа к пам ти ЭВМ внешних устройств.The invention is intended for use in computers operating in real time and in the mode of direct access to the computer memory of external devices.

Известно устройство приоритета содержащее группу элементов ИЛИ третьей группы , N триггеров второй группы, (п-1) элементов ИЛИ первой группы, N элементов ИЛИ второй группы, элемент И и шину запросов пр мого доступа к пам ти, запросные входы, входы предоставлени  пр мого доступа к пам ти, магистральную шину управлени , вход разрешени  на захват маги- страли, запросный выход, вход подтверждени  запроса и установочный вход.A priority device is known that contains a group of elements OR of the third group, N triggers of the second group, (n-1) elements OR of the first group, N elements OR of the second group, the AND element and the direct memory access request bus, request inputs, direct provision inputs memory access, main control bus, a capture enable input, a request output, a request confirmation input, and a setup input.

Недостатками данного устройства  вл ютс  последовательный опрос триггеров, что при большом количестве источников запроса , подключенных к нему, приводит к снижению быстродействи , а также отсутствие возможности обработки запроса с наивысшим приоритетом, установленного на входе, до тех пор пока не обработаны все запросы, записанные в триггерах.The disadvantages of this device are the sequential polling of triggers, which, with a large number of request sources connected to it, leads to a decrease in speed, as well as the inability to process the request with the highest priority set at the input until all the requests recorded in triggers.

Наиболее близким к предлагаемому  вл етс  устройство приоритета, содержащее ре- гистр запросов, блоки выделени  приоритета, управл ющий вход, выход расширени  устройства и запросные выходы.Closest to the present invention is a priority device comprising a register of requests, priority allocation units, a control input, an expansion output of the device, and request outputs.

Устройство работает следующим образом . Положительным фронтом импульса, поданного на управл ющий вход, запросы, установленные на запросных входах, записываютс  в регистр .Одновременно на первый блок выделени  приоритетов поступает сигнал, запрещающий его работу. Сигнал последовательно распростран етс  до того блока выделени  приоритета, который в предыдущем цикле установил запрос на выходе устройства, с задержкой, определ емой быстродействием блоков выделени  приоритетов и их количеством. После записи запросов в регистр, если поступил запрос по первому входу (с наивысшим приоритетом ), то он передаетс  непосредственно с выхода регистра на выход устройства. После сн ти  импульса записи с управл ющего входа и отсутстви  в регистре запроса с первого входа, на первый блок выделени  приоритета поступает сигнал, разрешающий выделение приоритетного запроса. Группа входов блока выделени  приоритета подключена к группе выходов регистра и, если на блок выделени  приоритета поступил сигнал, соответствующий наличию запроса , то с его выхода поступает сигнал запроса на выход устройства и прекращаетс  распространение сигнала, разрешающего выделение приоритетного запроса наThe device works as follows. By a positive edge of the pulse applied to the control input, the requests set at the request inputs are written to the register. At the same time, the first priority selection unit receives a signal prohibiting its operation. The signal is successively propagated to the priority allocation unit, which in the previous cycle established a request for the device output, with a delay determined by the speed and number of priority allocation units. After recording requests to the register, if a request is received on the first input (with the highest priority), it is transmitted directly from the register output to the device output. After removing the write pulse from the control input and not in the request register from the first input, a signal is sent to the first priority allocation unit, allowing the priority request to be allocated. The group of inputs of the priority allocation unit is connected to the group of outputs of the register, and if the priority allocation unit receives a signal corresponding to the presence of a request, then its output receives a request signal for the device output and the signal that allows the priority request to be allocated to

последующие блоки выделени  приоритета. Если на входе первого блока выделени  приоритета отсутствует сигнал, соответствующий наличию запроса, то с его выходаsubsequent priority allocation blocks. If at the input of the first priority allocation unit there is no signal corresponding to the presence of the request, then from its output

расширени  на вход следующего выделени  приоритета поступает сигнал, разрешающий выделение приоритета запроса, и т.д. до тех пор. пока одним из блоков не будет выделен запрос, который поступает на соот0 ветствующий выход устройства. Сигнал, разрешающий выделение приоритетного запроса, сохран етс  до по влени  на управл ющем входе нового импульса записи и начинает последовательно сниматьс  сextensions to the input of the next priority allocation receive a signal allowing the priority of the request, and so on. until. until one of the blocks is allocated a request that arrives at the corresponding output of the device. The signal that permits the allocation of the priority request is retained until a new write pulse appears at the control input and begins to be sequentially removed from

5 блоков выделени  приоритета начина  с первого.5 priority allocation blocks starting from the first.

Недостатками известного устройства  вл ютс  возможность ложного срабатывани  блоков выделени  приоритета при запи0 си запросов в регистр из-за задержки сн ти  сигнала, разрешающего выделение приоритетного запроса в каждом последующем блоке выделени  приоритета; отсутствие возможности работы на одну линиюThe disadvantages of the known device are the possibility of false triggering of priority allocation units when recording requests to the register due to the delay in removing the signal allowing the priority request to be allocated in each subsequent priority allocation unit; inability to work on one line

5 запроса, т.е. применение устройства в ЭВМ типа Электроника ; при применении устройства в ЭВМ типа Электроника возможно ложное срабатывание блоков выделени  приоритета при записи запросов в регистр5 requests, i.e. the use of the device in a computer type of electronics; when using the device in an electronics-type computer, false triggering of priority allocation blocks is possible when writing requests to the register

0 за счет задержки распространени  сигналов с входа регис тра на его выход, наличи  переходных процессов во входных элементах блока выделени  приоритета и одновременного распространени  сигнала,0 due to the delay in the propagation of signals from the register input to its output, the presence of transients in the input elements of the priority allocation unit and the simultaneous propagation of the signal,

5 разрешающего выделени  приоритета запроса , так как в этих ЭВМ дл  выделени  приоритетного запроса примен етс  единственный сигнал; последовательное соединение блоков выделени  приоритета, что5 permitting the selection of the priority of the request, since in these computers a single signal is used to allocate the priority request; sequential connection of priority allocation units, which

0 приводит к уменьшению быстродействи  устройства.0 reduces the speed of the device.

Цель изобретени  - повышение быстродействи  устройства, расширение его функ- циональных возможностей за счетThe purpose of the invention is to increase the speed of the device, expanding its functional capabilities due to

5 обеспечени  работы на одну линию запроса и устранени  ложного срабатывани  блоков выделени  приоритета.5 to operate on one request line and eliminate the false triggering of priority allocation units.

Цель изобретени  достигаетс  за счет многоступенчатой обработки запросов сThe purpose of the invention is achieved by multi-stage processing of requests with

0 одинаковым временем процесса обработки каждого запроса и введением в схему элементов И-НЕ и элементов задержки.0 the same processing time of each request and the introduction of elements of the NAND and delay elements into the scheme.

На чертеже представлена схема устройства , содержаща  две ступени обработки.The drawing shows a device diagram comprising two processing steps.

5 Устройство содержит узлы 1 выделени  запросов первой и второй ступени, вход 2 разрешени , запросные входы 3. выходы 4 разрешени , выход 5 запроса, вход б устройства , выход 7 ошибки, регистр 8 запросов , элемент 9 задержки, дешифратор 105 The device contains the first and second stage request allocation nodes 1, resolution input 2, request inputs 3. resolution outputs 4, request output 5, device input b, error output 7, request register 8, delay element 9, decoder 10

приоритета, элементы И-НЕ 11 и 12 и вход 13 разрешени . В узлах 1 предусмотрены запросные входы 14, вход 15, выходы 16 разрешени , выход 17 ошибки, выход 18 запроса, дешифратор 19, формирователь 20 приоритетного разрешени , выполненный на элементах И 21 и 22, разрешающий вход 23 дешифратора и информационные входы 24 дешифратора.priority, AND-NOT elements 11 and 12 and resolution input 13. Nodes 1 provide request inputs 14, input 15, resolution outputs 16, error output 17, request output 18, decoder 19, priority resolution driver 20, performed on And 21 and 22 elements, enable decoder input 23, and information decoder inputs 24.

Устройство работает следующим образом .The device works as follows.

При отсутствии запросов на запросных входах 3 и входах элементов И-НЕ 11 узлов 1 выделени  запросов второй ступени имеютс  пассивные уровни сигналов (активный уровень сигналов - низкий). Сигналы с выходов элементов И-НЕ 11 узлов 1 выделени  запросов второй ступени поступают на входы элементов И-НЕ 12 и поддерживают пассивные уровни на их выходах, выходах 18 узлов 1 выделени  запросов второй ступени и входах 14 запросов узла 1 выделени  запросов первой ступени. Аналогично на выходе 18 узла 1 первой ступени и выходе 5 запроса поддерживаетс  пассивный уровень . При этом процессор ЭВМ (не показан) устанавливает в узле 1 выделени  запроса первой ступени пассивный уровень сигнала на входе 2 разрешени , входе 6 устройства, входе 13 разрешени , входе элемента 9 задержки , его выходе, разрешающем входе 23 дешифратора, выходах 16 разрешени  и выхода 17 и 7 ошибки. Пассивные уровни сигналов с выходов 16 узла 1 выделени  запроса первой ступени поступают на входы 13 разрешени  и входы 15узлов 1 выделени  запросов второй ступени, работающих аналогично. На их выходах 16 разрешени , выходах 17 ошибки и выходах разрешени  4 и ошибки 7 устройства имеютс  пассивные уровни сигналов.In the absence of requests for the request inputs 3 and the inputs of the AND-NE elements 11 of the second-stage request selection node 1, there are passive signal levels (the active signal level is low). The signals from the outputs of the AND-NE elements 11 of the second-stage selection requests 1 are input to the inputs of the AND-12 elements and support the passive levels at their outputs, the outputs of the 18 nodes of the second selection of the requests of the second stage, and the inputs of 14 requests of the selection node of the first stages. Similarly, a passive level is maintained at the output 18 of the node 1 of the first stage and the output 5 of the request. In this case, a computer processor (not shown) establishes a passive signal level at the input of resolution 2, device input 6, resolution input 13, input of delay element 9, its output, permitting input 23 of the decoder, output 16 of resolution and output 17 and 7 errors. The passive levels of the signals from the outputs 16 of the first-stage request selection node 1 are fed to the resolution inputs 13 and the inputs 15 of the first-stage selection nodes 1, which operate in a similar way. At their resolution outputs 16, error outputs 17, and resolution outputs 4 and device errors 7, there are passive signal levels.

При работе устройства в качестве устройства обработки сигналов прерывани  на входы 2 и 6 подаетс  сигнал с линии процессора Предоставление прерывани . При работе устройства в качестве устройства обработки сигналов запроса пр мого доступа к магистрали на вход 2 подаетс  сигнал с линии процессора Разрешение захвата магистрали , а на вход 6 - сигнал с линии Подтверждение захвата. Устройство находитс  в исходном состо нии.When the device operates as an interrupt signal processing device, inputs 2 and 6 are provided with a signal from the processor interrupt supply line. When the device acts as a signal processing device for a request for direct access to the highway, input 2 is supplied with a signal from the processor line Resolution of the line capture, and input 6 - a signal from the line Approval of capture. The device is in its original state.

В узлах 1 второй ступени при по влении на запросных входах 3 и 14, входах элементов И-НЕ 11 активного уровн  сигналов запроса сигнал с выхода элементов И-НЕ 11 поступает на вход элементов И-НЕ 12, с их выходов активные уровни сигналов поступают на выходы 18 запроса и запросные входы 14 узла 1 первой ступени.In nodes 1 of the second stage, when the request inputs 3 and 14 appear, the inputs of the AND-11 elements of the active level of the interrogation signals, the signal from the output of the IS-11 elements enters the input of the AND-12 elements, from their outputs the active signal levels go to request outputs 18 and request inputs 14 of the first stage node 1.

Узел 1 первой ступени работает аналогично , с его выхода 18 и выхода 5 запроса активный уровень сигнала поступает на процессор.The node 1 of the first stage works in the same way, from its output 18 and output 5 of the request, the active level of the signal goes to the processor.

5После того, как процессор установит активный уровень сигнала на входе 2 разрешени , в узле 1 первой ступени активный уровень сигнала устанавливает на входе 13 разрешени , входе записи регистра 8 и вхо0 де элемента 9 задержки. По его отрицательному фронту код, установленный на запросных входах 14, записываетс  в регистр 8 и по вл етс  на его выходах и информационных входах 24 дешифратора 19 и5 After the processor sets the active signal level at input 2 of resolution, at node 1 of the first stage, the active level of the signal sets at input 13 the resolution, the input of the register record 8 and the input of the delay element 9. On its negative edge, the code set at the request inputs 14 is written into register 8 and appears at its outputs and information inputs 24 of the decoder 19 and

5 дешифратора приоритета 10. при этом в коде, установленном на входах 14. активными  вл ютс  разр ды веса 1, 2 , если на соответствующих входах 14, т.е. запросных входах 3 устройства, установлен за0 прос. Через врем , необходимое дл  записи кода в регистр 8 и прекращени  переходных процессов во входных элементах дешифратора 10 приоритета и определ емое элементом 9 задержки, активный уровень сигнала5 priority decoder 10. In this case, in the code set at inputs 14. The active bits are weights 1, 2, if at the corresponding inputs 14, i.e. request inputs 3 devices, set for request 0. After the time required to write the code in register 8 and stop transients in the input elements of the decoder 10 priority and determined by the delay element 9, the active signal level

5 по вл етс  на выходе элемента 9 задержки и разрешающем входе 23 дешифратора 19. На одном из выходов дешифратора 19 в соответствии с кодом, установленным на его входах 24,по вл етс  активный уровень5 appears at the output of delay element 9 and the enable input 23 of the decoder 19. At one of the outputs of the decoder 19, in accordance with the code set at its inputs 24, an active level appears

0 сигнала.0 signal.

При этом дл  кода только с активным разр дом Kj 1 веса 1 у дешифратора .19 имеетс  2 (один) выход, который и  вл етс  выходом 16 разрешени  узла 1. Дл In this case, for a code with only an active bit Kj 1 of weight 1, the decoder .19 has 2 (one) output, which is output 16 of node 1 resolution. For

5 кода с активным разр дом Kj 2 веса 2 с пассивным разр дом веса независимо от разр да веса 1 у дешифратора 19 имеютс  2 (два) выхода, соединенные с входами элементов И 21 формировател  205 codes with active discharge Kj 2 of weight 2 with passive discharge of weight regardless of the discharge of weight 1, the decoder 19 has 2 (two) outputs connected to the inputs of the elements And 21 formers 20

0 приоритетного разрешени , а выход элемента И 21  вл етс  выходом 16 разрешени  узла 1. Дл  кода с активным разр дом KJ 3 веса 4 и независимо от разо дов веса0 of the priority resolution, and the output of the AND 21 element is the output 16 of the resolution of node 1. For a code with an active bit KJ 3, weight 4 and regardless of weight weights

1 I 1 1 I 1

1 и 2 у дешифратора 19 имеютс  2 5 (четыре) выхода, соединенные с входами элемента И 22 формировател  20 приоритетного разрешени , а выход элемента И 22  вл етс  выходом 16 разрешени  узла 1.1 and 2, at the decoder 19 there are 2 5 (four) outputs connected to the inputs of the element AND 22 of the priority resolution maker 20, and the output of the element 22 is the output 16 of the resolution of node 1.

Таким образом узел 1 и дешифратор 0 приоритета 10 обеспечивают приоритеты на .выходах 16 запросам, установленным на входах 14 и записанным в регистр 8, установивший на входах 24 дешифратора 10 приоритета код с активными разр дами веса 5 4, 2, 1 в указанном пор дке, на одном из выходов 16 по вл етс  активный уровень сигнала, который поступает на вход 13 разрешени  и вход 15 узла 1 второй ступени, установившего запрос на соответствующем входе 14 узла 1 первой ступени.Thus, node 1 and decoder 0 of priority 10 provide priorities on outputs 16 to requests set on inputs 14 and written to register 8, which set the code with active bits of weight 5 4, 2, 1 in inputs 24 on inputs 24 of decoder 10 priority , at one of the outputs 16, an active signal level appears, which is fed to the resolution input 13 and input 15 of the second stage node 1, which has established a request at the corresponding input 14 of the first stage node 1.

Узел 1 второй ступени работает аналогичным образом и на одном из его выходов 16 и на выходе 4 разрешени  устройства по вл етс  активный уровень сигнала,который поступает на внешнее устройство, уста- 5 новившее запрос на запросном входе 3 устройства; соответствующий запрос имеетс .The node 1 of the second stage operates in a similar way and at one of its outputs 16 and at the output 4 of the device resolution the active level of the signal appears, which is fed to an external device that has set up a request for the device 3 request input; There is a corresponding request.

Сигнал с выхода 18 запроса узла 1 снимаетс  активным уровнем сигнала, поступа- 10 ющего на вход 15 узла и вход элемента И-НЕ в цикле обработки запроса.The signal from the output 18 of the request for node 1 is taken off by the active level of the signal arriving at the input 15 of the node and the input of the NAND element in the request processing cycle.

После того, как процессор снимет активный уровень сигнала с входа 2 разрешени  устройства и входа 13 узла 1 первой 15 ступени, активный уровень сигнала снимаетс  с разрешающего входа 23 дешифратора 10 приоритета, выхода 16 разрешени  узла 1 и, соответственно, с входа разрешени  13, выхода 16 разрешени  узла 1 второй 20 ступени и выхода 4 разрешени  устройства.After the processor removes the active signal level from input 2 of the device resolution and input 13 of node 1 of the first 15 stage, the active signal level is removed from the enable input 23 of the decoder 10 priority, output 16 of the resolution of node 1 and, respectively, from the enable input 13, output 16 permits node 1 of the second 20 stage and output 4 permits the device.

По окончании цикла обработки запроса снимаетс  активный уровень сигнала с входа 6 устройства, входов 15 узлов 1 и входовAt the end of the request processing cycle, the active signal level is removed from the input 6 of the device, the inputs 15 of node 1 and the inputs

которых содержит регистр, дешифратор, два элемента И и два элемента И-НЕ, причем в каждом узле выделени  запроса группы выходы регистра соединены с информационными входами дешифратора, первый выход дешифратора первого узла выделени  запросов группы соединен с тактовым входом регистра второго узла выделени  запросов группы, второй и третий выходы дешифраторов в каждом узле выделени  запросов группы соединены соответственно с первым и вторым входами первого элемента И своего узла, остальные выходы дешифратора, кроме последнего, в каждом узле выделени  запросов группы соединены с входами второго элемента И, тактовый вход устройства соединен в первом узле выделени  запросов с тактовым входом регистра, отличающеес  тем, что. с целью повышени  быстродействи , в каждый узел выделени  запросов введем элемент задержки, вход которого в первом узле выделени  запросов группы соединен с тактовым входом устройства, вход концаwhich contains a register, a decoder, two AND elements and two NAND elements, and in each selection node of the group request, the register outputs are connected to the information inputs of the decoder, the first output of the decoder of the first group of the request selection group is connected to the clock input of the second request selection node of the group, the second and third outputs of the decoders in each node of the selection of the group requests are connected respectively to the first and second inputs of the first element AND of their node, the other outputs of the decoder, except the last, in each th node allocation request group are connected to inputs of the second AND gate, the clock input device is connected to the first node, release requests to the clock input of the register, characterized in that. in order to increase speed, in each request selection node we will introduce a delay element, the input of which in the first selection node of the group requests is connected to the clock input of the device, the input of the end

элементов И-НЕ 12. При наличии запросов 25 обслуживани  которого в каждом узле выде- на входах 3 устройства в узлах 1 второй лени  запросов группы соединен с первым ступени на выходе элементов И-НЕ 12 и входом первого элемента И-НЕ, второйAnd-NOT elements 12. If there are requests 25 of which service in each node is allocated inputs 3 devices in nodes 1 of the second group requests laziness is connected to the first stage at the output of AND-NOT elements 12 and the input of the first AND-NOT element, the second

вход которого соединен с выходом второго элемента И-НЕ, выход первого элемента Ивыходах 18 запроса устанавливаютс  активные уровни сигналов, цикл обработки повтор етс .the input of which is connected to the output of the second NAND element, the output of the first element of the request Ivykhody 18 establishes active signal levels, the processing cycle is repeated.

При отсутствии запросов на входах 3 устройства (пассивный уровень сигналов) устройство находитс  в исходном состо нии .In the absence of requests for inputs 3 of the device (passive signal level), the device is in the initial state.

Если процессор переходит к циклу об- 35 и с информационными входами регистраIf the processor goes to the cycle of 35 and with the information inputs of the register

работки запросов при их отсутствии на входах устройства, например при неисправности элементов передачи запроса на процессор, то на входы 24 дешифратора 10 приоритета узла 1 поступает код веса 40 просных входов устройства соединены с ин- 0 и активный уровень сигнала по вл етс  формационными входами регистровprocessing requests when they are absent at the device inputs, for example, if the transmission elements of the request transfer to the processor fail, then the input 1 of the decoder 10 of priority 1 receives the weight code of the 40 requested inputs of the device connected to the 0 and the active signal level appears to be register inputs

первого узла выделени  запросов группы, последние выходы дешифраторов всех узлов выделени  запросов группы  вл ютс  выходами ошибки устройства, группы зана соответствующем выходе дешифратора 19, выходе 17 узла и выходе 7 ошибки устройства , который можно использовать в диагностических цел х.the first node of the selection of group requests, the last outputs of the decoders of all nodes of the selection of group requests are the output of the device error, the group is the corresponding output of the decoder 19, the output 17 of the node and the output 7 of the device error, which can be used for diagnostic purposes.

Claims (1)

Благодар  введению элементов И-НЕ в устройство имеетс  возможность подключить устройства в микроЭВМ Электроника-60 и увеличить быстродействие предлагаемого устройства. Формула изобретени  Устройство приоритета, содержащее группу узлов выделени  запроса, каждый изBy introducing the elements of NAND into the device, it is possible to connect devices to the Electronics-60 microcomputer and increase the speed of the proposed device. The invention A priority device, comprising a group of request selection nodes, each of второго, третьего и четвертого узлов выделени  запросов группы, выходы первого и второго элементов И первого узла выделе45 ни  запросов группы соединены с входами элементов задержки соответственно третьего и четвертого узлов выделени  запросов группы, первый выход дешифратора и выходы элементов И второго, третьего и четвер50the second, third and fourth selection nodes of the group requests, the outputs of the first and second elements of the first selection node 45 of the group requests are connected to the inputs of the delay elements of the third and fourth nodes of the selection of group requests, the first output of the decoder and the outputs of the second, third and fourth elements, respectively Редактор Л.Пчолинска Editor L.Pcholinsk того узлов выделени  запросов группы  вл ютс  группами тактовых выходов устройства ,Also, the group request allocation nodes are device clock groups, Составитель Г.ПономареваCompiled by G.Ponomareva Техред М.МоргенталКорректор И.МускаTehred M.MorgentalKorrektor I.Musk которых содержит регистр, дешифратор, два элемента И и два элемента И-НЕ, причем в каждом узле выделени  запроса группы выходы регистра соединены с информационными входами дешифратора, первый выход дешифратора первого узла выделени  запросов группы соединен с тактовым входом регистра второго узла выделени  запросов группы, второй и третий выходы дешифраторов в каждом узле выделени  запросов группы соединены соответственно с первым и вторым входами первого элемента И своего узла, остальные выходы дешифратора, кроме последнего, в каждом узле выделени  запросов группы соединены с входами второго элемента И, тактовый вход устройства соединен в первом узле выделени  запросов с тактовым входом регистра, отличающеес  тем, что. с целью повышени  быстродействи , в каждый узел выделени  запросов введем элемент задержки, вход которого в первом узле выделени  запросов группы соединен с тактовым входом устройства, вход концаwhich contains a register, a decoder, two AND elements and two NAND elements, and in each selection node of the group request, the register outputs are connected to the information inputs of the decoder, the first output of the decoder of the first group of the request selection group is connected to the clock input of the second request selection node of the group, the second and third outputs of the decoders in each node of the selection of the group requests are connected respectively to the first and second inputs of the first element AND of their node, the other outputs of the decoder, except the last, in each th node allocation request group are connected to inputs of the second AND gate, the clock input device is connected to the first node, release requests to the clock input of the register, characterized in that. in order to increase speed, in each request selection node we will introduce a delay element, the input of which in the first selection node of the group requests is connected to the clock input of the device, the input of the end НЕ первого узла выделени  запросов группы соединен с сигнальным выходом устройства, выходы первых элементов И- НЕ остальных узлов выделени  запросов группы - с входами второго элемента И-НЕNOT the first node of the selection of group requests is connected to the signal output of the device, the outputs of the first AND elements of the NOT other nodes of the selection of group requests are connected to the inputs of the second AND element просных входов устройства соединены с ин- формационными входами регистровRequested inputs of the device are connected to the information inputs of the registers. первого узла выделени  запросов группы, последние выходы дешифраторов всех узлов выделени  запросов группы  вл ютс  выходами ошибки устройства, группы завторого , третьего и четвертого узлов выделени  запросов группы, выходы первого и второго элементов И первого узла выделени  запросов группы соединены с входами элементов задержки соответственно третьего и четвертого узлов выделени  запросов группы, первый выход дешифратора и выходы элементов И второго, третьего и четверthe first node of the group request allocation, the last outputs of the decoders of all the group request selection nodes are the device error outputs, the group of the second, third and fourth group request selection nodes, the outputs of the first and second elements of the first group selection request node are connected to the inputs of the delay elements of the third and the fourth node selection query group, the first output of the decoder and the outputs of the elements And the second, third and fourth того узлов выделени  запросов группы  вл ютс  группами тактовых выходов устройства ,Also, the group request allocation nodes are device clock groups,