SU1747905A1

SU1747905A1 - Способ многоканальной регистрации результатов измерений и устройство дл его осуществлени

Info

Publication number: SU1747905A1
Application number: SU904879086A
Authority: SU
Inventors: Сергей Павлович Ботуз
Original assignee: Botuz Sergej P
Priority date: 1990-10-31
Filing date: 1990-10-31
Publication date: 1992-07-15

Description

которого соединены соответственно с четвертым , третьим и вторым выходами блока интерполировани , первый выход которого соединен с седьмым входом схемы формировани дискретных приращений, восьмой вход которой соединен с восьмым выходом блока управлени , перва и втора выходные информационные шины которого соединены соответственно с второй входной информационной шиной блока преобразовани и с первой входной шиной второго ЗУ. втора входна шина которого обьединена с третьей выходной информационной шиной блока управлени и соединена с первой входной шиной регистрирующего устройства , втора входна шина которого соединена с информационным выходом второго ЗУ, первый и второй входы которой соединены с первым и вторым выходами схемы формировани дискретных приращений соответственно , а третий, четвертый п тый и шестой - с соответствующими выходами блока преобразовани , седьмой выход блока управлени соединен с первым входом блока выделени экстремума второй выход которой соединен с восьмым входом блока масштабировани , третий п тый и седьмой выходы которого соединены соответственно с вторыми, третьим и четвертым входами блока преобразовани ,

На фиг.1 представлен пример блок-схемы устройства, на фиг.2 - 8 - временные диаграммы по сн ющие работу устройства .

Устройство (фиг 1) содержит блок 1 нормирующих устройств коммутатор 2. АЦП 3 первое ЗУ 4, блок 5 интг-р юлировани блок 6 выделени экстремума, блок 7 масштабировани , перва схема 8 формировани дискретных приращений, вторую схему 9 дискретных приращений, блок 10 задани посто нных коэффициентов, блок 11 синхронизации , схему 12 формировани адреса записи,блок 13 управлени , блок 14 преобразовани , второе ЗУ 15 и регистрирующее устройство 16.

Регистрацию результатов измерений согласно предложенному способу осуществл ют следующим образом

Разбиваем аналоговые сигналы на входах нормирующего устройст ва (НУ) 1 на две группы. При этом дл определенности будем полагать, что перва группа сигналов характеризует независимые процессы, например перва группа сигналов представл ет набор наблюдаемых возмущающих воздействий - X

Х {Х(1), Х(2} Y(1). Y(2) Z(1). Z(2)} n 3

Втора группа аналоговых сигналов представл ет реакцию исследуемого объекта на данный набор возмущающих воздействий , т.е. втора группа каналов измерений характеризует группу зависимых сигналов

О {U(i): i

Следовательно, в первой группе будут 0 три независимых канала измерений, а во второй - зависимых каналов измерений . При этом согласно предложенному способу будем хранить соответствующие оценки верхних и нижних значений по каж- 5 дому каналу, т.е. измерение по каждому каналу осуществл ют одновременно по верхнему и нижнему допустимому пределам:

Х(1Ь НптХ1(т),илиХ(1) Xirmn(t),

Х(2) - supXi(t), или Х(2) Ximax(t)

Vt.0

аналогично

25Y(1) infX1{t), или Y(1)Y,min(t)

Перед началом каждого цикла регистрации , например в момент to, формируетс

сигнал общего сброса на все регистры пам ти и обработки сигналов измерений (этот процесс не показан). На первом временном интервале осуществл етс опрос следующих каналов НУ1 (фиг.1, 2 ).первый канал

НУ1 из первой группы независимых аналоговых сигналов, на который поступает в данном случае - Х(1): третий канал Y(1) и п тый - Z(1). Одновременно из второй группы каналов опрашиваетс первый канал, в предложенном примере седьмой по пор дку НУ 1 (фиг.1), на который подаетс дл измерени аналоговый сигнал U(1) Измеренные на данном такте ti значени после аналого- цифрового преобразовани в блоке 3 запоминают в первом ЗУ 4 например, в регистрах буферной пам ти. На такте 12 осуществл ют опрос второю, третьего, п того и восьмого каналов. На такте t3 осуществл етс опрос первого, третьего, шестого и дев того каналов На такте Т4 осуществл ют , опрос второго, третьего, шестого и дес того каналов.

Дл рассматриваемого примера этот процесс комбинаторного опроса каналов

аналоговых сигналов из разных групп и запоминание значений амплитуд сигналов завершаетс за восемь тактов. При этом описанна последовательность операций реализована на основе фиксации верхних {Х(2). Y(2). 2(2)} и нижних {Х{1). Y(1). Z(1)}

границ изменени амплитуд сигналов первой группы каналов измерени

Описанную последовательность опроса в предложенной реализации обеспечивает блок 13 управлени согласно временной ди- 5 аграмме, приведенной на фиг.2. Эту процедуру в данном случае обеспечивает блок 11 синхронизации за восемь тактов, Здесь дл простоты по снений полагаем, что значе; ни амплитуд возмущающих воздействий X 10 и реакции исследуемого процесса U з {U(l);

I ТГ2П}, дл всех t претерпевает

незначительные изменени , как показано на фиг.2, каждый из регистрируемых сигналов в соответствующем сочетании запоми- 15 наетс на соответствующем такте опроса

(см.Х (1), Х (2). Y (1). Y (2), Z (1). Z (2)U (8) и

сохран етс до-начала следующего tkie режима комбинаторного опроса каналов. При этом комбинаторика процедуры (или страте- 20 ги ) опроса каждого последующего цикла измерений будет зависеть не только от того, каковы претерпели изменени соответствующие измер емые переменные по каждому из каналов, но и непосредственно от резуль- 25 татов последующего отображени на регистрирующем устройстве 16.

Так, вышеописанный пример последовательности операций позвол ет по каждому из входов второй группы каналов 30 измерени получить значени комбинаторных оценок следующего вида:

Ul(1) fJi(X(1). Y (1).Z (1)) U (2)

f,2(x (2). Y (1). Z (D).35

u (3)fj3(X (1). Y (1),Z (2)),,. . U {8)

f,8(Xl(2).Y (2),Z1(2))

40

При этом на такте te (фиг.З) на первом выходе блока 5 будет сформирован сигнал, равный ВХ х (1) (фиг 1) На такте tg на втором, третьем и четвертом выходах блока 5 будут сформированы соответственно 45 DX( ) X (2) - X (1). DY () Y (2) - Y (1) и DZ(-) l(2)- г (1)Дл простоты изложени опускаем описание очевидных промежуточных операций и их синхронизацию, так как приведенные примеры реализации используют блоки 50 со стандартными элементарными операци ми . В рассматриваемом примере реализации блока 5 на его информационных выходах будут сформированы следующие сигналы (фиг.З) на такте tia:55

А(1) U (8) + U (3) - U (4 -U (7) - (-) - DY(-) DZ(-)

на такте tis

A(2) TU1 (1), A(3)

-TU2 + (1), A(4) TU3-TP4 Y(1).

на такте tie: А(5) ТР1 (1)(1)-t

(1)Z(1), A(6) TP2 - (1) - (1) +

-iTP4 X(1)Z(1),

A(7) TP3 - (1) - (1) + (1)Y(1).

на такте tie:

A(8) U (1) - (1) - (1) -TP3 Z (1) + (1)Y(1) + (1)Z(1)+ + (1)Z(1) - (1)Y(1)Z(1). где TU1 u (6) + Uf (1) - U (2) (3):

TU2 - U (7) + U (1) - U (5) - U (3);

Tua-u w + u w-u pj-u p):

TUT UT1/();

TU2 UT2/(DY DZ);

TU3 UT3/(DX DZ),

TP1 (U (2)-U (1)/DX;

TP2 (U(5)-U (1))/DY.

TP3 (U (3)-U1(1))/DZ,

TP4 (U (8) + U1(3)-UI(4)-U1(7)-TU1)/DXJ DY DZ).

В рассматриваемом примере реализации устройства вышеуказанные значени А(1)А(8) получают в блоке 5 на базе тактовых импульсов, поступающих с блока 11 синхронизации блока управлени согласно временным диаграммам (фиг.4а, б).

Работа блока 5 иллюстрирует параллельно-последовательное совмещение операций преобразовани с операци ми, непосредственно обслуживающими процесс обработки по каждому каналу измерени . Это позвол ет повысить быстродействие при формировании соответствующих значений А(1),...А(8), которые поступают на соответствующие входы блока 14 преобразовани . Одновременно (начина с такта te) в блоке б осуществл етс процедура определени мах U( ) и мин U( ). Соответственно на первом выходе блока 6 получают BUc Умин на такте ti3 (фиг, 15). а на втором выходе DU (Умах - имин) на tis такте.

Полученные значени BUn DU поступают: BU на первый вход блока 14 преобразовани , а ОУнаГвосьмой вход блока масштабировани 7. При этом в блоке 7 осуществл етс формирование перемёГйтлых дл пересчета масштабов приращений: N Л Л/2, где Л Л - посто нна , величина которой устанавливаетс равной рабочей шири- не ЭЛТ или АЦПУ регистрирующего устройства 16; НХ DX/N1, где DX - приращение независимой переменной X из первой группы аналоговых сигналов, т.е. DX X2(tg) - X1(te), N1 - заданное число отсчетов на ЭЛТ или АЦПУ регистрирующего устройства 16. Соответственно HY DY/N1; HZ DZ/N1; HU DU/IM1 Аналогично пересчитываютс масштабы пол регистрации по вертикали: MX - 1ш ЛН/ОХ и MU int|7lH/DU. Работа блока 7 масштабировани проиллюстрирована на временной диаграмме фиг.4в путем показа моментов по влени соответствующих переменных согласно синхроимпульсам, поступающим с блока 11. Здесь предполагаетс наихудший случай - сигнал DU по вл етс на tis такте, т.е. можно использовать и наихудший способ опроса и сравнени значений сигналов второй группы каналов измерени . Посто нные величины ЛЛ , ЛН. N1 N и др. получают на выходе блока 10 задани посто нных коэффициентов, который в простейшем случае может представл ть набор (гребенку) потенциометрических переключателей. При этом согласование переменных осуществл етс в блоке 12 формировани адреса записи , на выходе которого согласно временной диаграмме фиг.5 и тактовым импульсам (фиг.4, г), поступающим с блока 11 синхронизации, формируютс : N11 N, N3 + N4 N + 1, N5 N + N31 - + N41 + N51 + 1. где - цела часть адреса в двоичном исчислении.

Схема формировани дискретных приращений 8 обеспечивает циклическое изменение следующих переменных:

Щ . mlnU(-) --111.

YX{i) (Xi - BX) MX, i 1.JJ3.

YU(i) (Ui - BU) MU, i - 1, N3.

При этом на каждом i-м такте (в рассматриваемом примере начина с tie (фиг.6), осуществл етс запоминание и накопление приращений, соответственно в Х1 Х1 + НХ и U1 U1 + HU. На каждом из i циклов, синхронно с изменением значени I, осуществл етс запись полученных YX(«) и YU(-) во второе ЗУ 15 по адресу i + к. где k - некоторое фиксированное (заданное) смещение адреса. Начина с такта tki 19 + 10N3, начинает работу втора схема 9 формирова0

ни дискретных приращений, котора обеспечивает приращени как со знаком + так- и со знаком -, соответствующие амплитуды сигналов: Y1+, Z1+ и Y1. Z1 (фиг.7), с посто нным приращением HY и HZ. Причем формирование каждого приращени Y14(1) на tki - 19 + 10N3, Y1+(2) на tk2 24 + 10N3YI NSJna tk3 14 + 15N3 совмещено с формированием на выходах блока 14 преобразований (фиг.7 и 8):

FX(1) на tsi. 51 22+ 10N3;

FX+(2) на tS2, S2 27 + 10N3;

FX+(N3) на tS3, зз 17 + 15N3. Данные запоминаютс во втором ЗУ 15 по соответствующему i-му адресу.

Начина с такта осуществл етс аналогичный циклический процесс формировани приращений Z1+(1)Z1+(N3) и

FY (1)FY (N3), при этом на фиг,7 введены

следующие обозначени :

ki 19 + 10N3, k2 24 + 10N3, k3 14 + +15N3, k4 19 + 15N3, ks 24 + 15N3,

ke 34 + 15N3, k 25N3 + 14, ks 24 + +25N3, kg 29 + 25N3, kio 34 + 25N3,

kn 24 + 30N3, ki2 29 + 30N3, kn 34 + 30N3, ku 44 + 30N3, kis 24 + 40N3, kie 34 + 40N3:

si 22 + 10N3, S2 - 27 + 10N3, S3 - 17 + 15N3, S4 32 + 15 N3, ss 42 + 15N3, se 22+ + 25N3, s 32 + 25N3, S8 37 f 25N3, sg 27 + 30N3, sio - 42 + 30N3. sn 52 + 30N3, S12 32 + 40N3.

Начина с такта tk9 (1 N4) осуществл - етс формирование, на основе циклических приращений, следующих переменных:

YT(1), Y1(2)Y1(N3)n FX (1).

FX(2)FX(N3).

Особенность формировани каждого из данных сигналов (например амплитуда FX () формируетс за дев ть тактов), которые представл ют координаты искомого отображени бинарного пол , состоит в том, что этот процесс осуществл етс без промежуточных операций запоминани соответствующих графических образов. Что дозвол ет достичь предельного быстродействи процесса генерации искомых взаимосв занных параметрических зависимостей в виде номографических вычислительных « таблиц. При этом в блоке 11 синхронизации достаточно наличи простого цикла счета (последовательного счета импульсов) дл формировани адреса записи/считывани . Таким образом, описанное совмещение нескольких функций св занных с формированием адресов (координат) записи и их содержимого по каждому из данных адресов , обеспечивает наиболее высокое быстродействие получени искомых графических образов.

Режим вывода сформированных графических образов на РУ 16 может быть осуществлен на основе использовани стандартных средств, например, использу ЭЛТ с интерфейсным блоком в виде буферного ЗУ. При этом, если качество строк (разрешение) ЭЛТ равно V, а количество точек в строке п, то объем буферного ЗУ должен составл ть п V. Режим вывода в этом случае будет осуществл тьс по аналогии режима ввода, при одном дополнительном условии согласовани его начала с началом кадрового синхроимпульса .

Таким образом, в сравнении с устройством-прототипом предложенный способ и устройство позвол ют регистрировать информацию в виде многомерных параметрических бинарных полей, например, в виде номографических образов вычислительных таблиц, которые представл ют образ (сечение ) пространства параметров дл заданного интервала времени и их взаимное вли ние (взаимосв зь), на заданном множестве (допустимом множестве) изменени их амплитудных значений.

Claims

Формулаизобретени 1. Способ многоканальной регистрации результатов измерений, заключающийс в измерении сигналов по каждому каналу, цифровом преобразовании результатов измерений по каждому каналу, запоминании полученных результатов с последующей их регистрацией, при этом при измерении производ т квантование аналоговых сигналов по нескольким ступен м с посто нным шагом , отличающийс тем, что, с целью повышени информативности регистрации за счет отображени многомерных зависимостей в виде бинарных полей, перед изменением каналы входных аналоговых сигналов раздел ют на первую и вторую группы независимых и зависимых сигналов соответственно, затем одновременно с измерением сигналов по каждому каналу производ т комбинаторный опрос соответствующего числа каналов, сигналы первой группы каналов измер ют с учетом оценки значений разброса их верхних и нижних пределов изменени на заданном временном интервале, значени сигналов второй группы каналов запоминают при соответствующих фиксированных комбинаци х значений сигналов первой группы каналов, а перед регистрацией производ т сжатие полученных значений на основе канониче- ских преобразований третьего или четвертого пор дков.
2. Устройство многоканальной регисдрации результатов измерений, содержащее

последовательно соединенные входные

шины, блок нормализаторов, коммутатор,

аналого-цифровой преобразователь и первое запоминающее устройство, регистрирующий блок, отличающеес тем, что, с целью повышени информативности регистрации за счет отображени многомерных

0 зависимостей в виде бинарных полей, в него введены блок выделени экстремума, блок преобразовани , второе запоминающее устройство , блок управлени и блок интерполировани , информационный вход которого

5 соединен с информационным входом блока выделени экстремума, первым входом блока дискретных приращений и выходом первого запоминающего устройства, управл ющий вход которого подключен к первому

0 выходу блока управлени , второй и третий выходы которого соединены с управл ющими входами аналого-цифрового преобразовател и коммутатора соответственно, выходна шина и первый выход блока ин5 терлолировани подключены к первой входной информационной шине блока преобразовани , первый вход которого соединен с первым выходом блока выделени экстремума и вторым входом блока дискрет0 ных приращений, третий, четвертый, п тый и шестой входы которого подключены к соответствующим четырем выходам блока масштабировани , первый и второй выходы которого соединены соответственно с пер5 вым и вторым входами блока управлени , четвертый, п тый, шестой и седьмой выходы которого подключены к соответствующим четырем входам с четвертого по седьмой блока масштабировани , первый, второй и

0 третий входы которого соединены соответственно с четвертым, третьим и вторым выходами блока интерполировани , первый выход которого подключен к седьмому входу блока дискретных приращений, восьмой

5 вход которого соединен с восьмым выходом блока управлени , перва и втора выходные информационные шины которого подключены соответственно к второй информационной шине блока преобразова0 ни и первой выходной шине второго запоминающего устройства, втора выходна шина которого соединена с третьей выходной информационной шиной блоки управлени и первой входной шиной регистри5 рующего блока, втора входна шина которого подключена к информационному выходу второго запоминающего устройства, первый и второй входы которого соединены с первым и вторым выходами блока дискрет- ных приращений соответственно, а третий.

четвертый, п тый и шестой входы - с соответствующими выходами, с первого по четвертый , блока преобразовани , седьмой выход блока управлени подключен к первому входу блока выделени экстремума.

второй выход которого соединен с восьмым входом блока масштабировани , третий, п тый и седьмой выходы которого подключены соответственно к второму, третьему и четвертому входам блока преобразовани .

ч. 8 9 11 t t (Ј H tit/ fff lie, 1 t/g

Фиг.З

6

Фиг. 4

i {3 u « {iz Ъз /у «

Фиг.5

4f

I I I I I I

yxft w/tj УХ® У cry

- Фиг 6

| tt7ff()ff3

I I

t

УХ fry YV(J/

HJ

«л

I

CD

I