SU1709395A1 - Device for detecting errors in program memory units - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано дл  контрол  достоверности хранени  информации в посто нных запоминающих устройствах в процессе их работы. Цельюизобретени   вл етс  повь?шение быстродействи  устройства. Устройство содержит блок пам ти обращений, группу элементов И, накапливающий сумматор, блок сравнени , коммутатор, счетчик адреса, первый и второй элементы И, элементы ИЛИ с первого по четвертый, первый и второй элементы задержки, первый и второй одновибраторы, сумматор по модулю два, счетчик количества обращений. Цель изобретени  достигаетс  тем, что после каждого цикла подсчета контрольной суммы в устройстве осуществл етс  инверси  признака фиксации обращений в блоке пам ти обращений. В результате исключаютс  непроизводительные циклы перезаписи блока пам ти обращений дл  его начальной установки. 1 ил.ЁИзобретение относитс  к вычислительной технике, а именно к устройствам контрол  посто нной пам ти, и может быть использовано дл  контрол  достоверности хранени  информации а запоминающих устройствах в процессе работы.Цель изобретени  - повышение быстродействи  устройства.На чертеже представлена схема устройства дл  обнаружени  ошибок блока пам ти программ.Блок 1 пам ти программ, изображенный на чертеже, в состав устройства не входит..'Устройство содержит блок 2 пам ти обращений, группу элемантов И 3, накапливающий сумматор 4, блок 5 сравнени  контрольной суммы, коммутатор 6. счетчик 1 адреса, элементы И 8 и 9, триггер 10 коли-чества обращений, триггер 11 признака первого обращени . Триггер 12 начальной установки, одновибраторы 13-14, сумматор 15 по модулю два, счетчик 16 количества обращений, элементы ИЛИ 17-20, элементы 21- 22 задержки, вход 23 режима контрол  устройства, вход 24 адреса устройства, вход 25 признака обращени  устройства, тактовый вход 26, вход 27 начальной установки устройства, вход 28 количества контролируемых адресов устройства, вход 29 значени  контрольной суммы устройства и выход 30 ошибки устройства.Устройство работает в двух режимах: в режиме начальной установки и режиме контрол .Режим начальной установки устанавливаетс  при по влении положительного потенциала на входе 27 устройства. По этому•Чо ю00ю елThe invention relates to computing and can be used to control the reliability of the storage of information in permanent storage devices during their operation. The purpose of the invention is to increase the speed of the device. The device contains a block of references memory, a group of elements AND, accumulating adder, comparison unit, switch, address counter, first and second elements AND, OR elements 1 through 4, first and second delay elements, first and second one-shot, modulo two , the number of hits. The purpose of the invention is achieved by the fact that after each cycle of calculating the checksum in the device, the indication of the fixation of calls in the memory block of calls is inverted. As a result, unproductive rewriting of the memory block of references for its initial installation is eliminated. 1 il. The invention relates to computing equipment, namely, devices for monitoring the permanent memory, and can be used to control the reliability of information storage in memory devices during operation. The purpose of the invention is to increase the speed of the device. the program memory block. The program memory block 1 shown in the drawing is not included in the device .. The device contains a block 2 of the memory of references, a group of elements AND 3 accumulating adder 4, block 5 Comparison of the checksum, switchboard 6. counter 1 addresses, elements AND 8 and 9, trigger 10 number of calls, trigger 11 sign of the first call. Trigger trigger 12, one-shot 13-14, modulo-two adder 15, number of accesses counter 16, OR elements 17-20, delay elements 21-22, device control mode input 23, device address input 24, device access sign 25 a clock input 26, an input 27 of the initial installation of the device, an input 28 of the number of monitored device addresses, an input 29 of the device checksum value and an output 30 of the device error. The device operates in two modes: in the initial installation mode and the control mode. The initial installation mode is set injected at the occurrence of a positive potential at the inlet 27 of the device. By this • Cho you ate

Description

сигналу устанапливаетс  в О счетчик 7, сумматор и триггер 10, а G 1 -триггер 12. Этот же сигнал, пройд  через элемх нт ИЛИ 18. устанавливает р О триггер 11. Положительный потенциал с единичного выхода триггера 12 разрешает работу элемента И 8 и 9 14 переключает информационный оыхо;;; счетчика 7 ii3 выход коммутатора б. Первы71 тзктойый импульс, пройд  через элемент И G и элемент ИЛИ 17, поступает на вход обра-цен   блока 2 .-.ам ти, на адресный вход которого через коммутатор 6 поступает нулесоо значение счетчмка 7, Выход элемзнта И 9, пройд  через элемент 21 задержки и элемент ИЛИ 19, поступает на вход записи блока 2 пам ти, На информацио1и ый сход блока 2 пам ти поступает нулевой потенциал с единичного пыхода триггера 10. Таким образом, первым тактовым импульсом по нулевому адресу записываетс  О. Первый тактовь й импульс, пройд  через элемент 22 задержкии элемент И О, прибевл ет к значению счетчика 7 единицу. Описанный цикл работы устройства повтор етс  до переполнени  счетчика 7, Импульс переполнени  счетчика 7 устанавливает з О триггер 12, нулепэй поте.чциал на единичном выходе которого переключает коммутатор 6 и указывает на окончание режима начальной установки устройства и готовнбсть устройстоа дл  роботы D режиме контрол . Сигнал переполнени  счетчика 7, пройд  через элемент (/ТЛИ 20, переводит триггер 10 в единичное состо н:/;е и обнул ет сумматор 4, В режиме контрол  на вход 23 устройстоо подаетс  йдиничный потенциал, на вход 24 подлггср здрес. а из вход 25 - Г1ризна1с обращени . При гюступлеигли сигнала на зходь 24 и 25 устрсйст1ча на выходе 1 по сл етсй значение кода, зап-лсаткого по соотсетствующему адресу, а на выходе блока: 2 пам ти по вл етс  нулевой сигнал . Так как триггер 10 находитс  в единичном состо нии, то на аыходе сумматора 15 по модулю два присутствует единичный потенциал , который разрешает гфохождение через группу элементов И 3 кода с гзыхода блока i пам ти. На сумм.аторе 4 происходит содержиг-юго считанной  чейки пам ти с предыдущим содержание. сумматора . При этом выход сумматора 15 sio модулю два поступает на тактовый вход . :риггера 11, который устанавливаетс  в 1. По переходу из О в 1 триггера 11 одноf з vopaтop 14 формирует положительный и.мпульс , который прибавл ет +1 к счетчику 16 и через элемент 11ЛИ 19 поступает на вход записи блока 2 пам ти. В блоке 2 пам ти по адресу считывани  записываетс the signal is set to O, the counter 7, the adder and the trigger 10, and the G 1 trigger 12. The same signal passes through the elements nim OR 18. sets p O trigger 11. The positive potential from the single output of trigger 12 permits the operation of the element AND 8 and 9 14 switches informational oyho ;;; counter 7 ii3 switch output b. The first impulse passed through the element AND G and the element OR 17 is fed to the input of the 2 .-. Ami block, the address input of which through the switch 6 receives the zero value of the counter 7, the output of the element And 9, passed through the element 21 delays and the element OR 19, is fed to the recording input of memory block 2, The information potential of memory block 2 receives a zero potential from a single trigger trigger 10. Thus, the first clock pulse at the zero address is written O. The first clock pulse passed through element 22 of the delay element and about, Puts 7 units to counter value. The described operation cycle of the device repeats until the counter overflows 7, the impulse of overflow of counter 7 sets the trigger 12, the nullum rate at the unit output of which switches the switch 6 and indicates the end of the initial installation mode of the device and the ready device for the D control mode. The overflow signal of the counter 7, passing through the element (/ TLI 20, translates the trigger 10 into the unit state: /; e and the adder 4 is wrapped. In the control mode, the unit potential is supplied to the input 23, and 24 is connected to the input 24 25 - Reversal. When the signal is reached at the start of 24 and 25 of the device at output 1, the next code value that is written at the corresponding address and at the output of the block: 2 memories appear zero signal. Since trigger 10 is in unit state, then on the output of the adder 15 modulo two there is one The potential that resolves the finding through the group of elements AND 3 of the code from the output of memory block i.At the sum of the 4, the read memory cell contains the previous contents of the adder. At the same time, the output of the adder 15 sio module two is fed to the clock input .: rigger 11, which is set to 1. By switching from O to 1 trigger 11, one of the driver 14 generates a positive pulse, which adds +1 to counter 16 and through element 11 OR 19 enters the recording input of memory block 2. In block 2, the memory at the read address is written

единичное значение с триггера 10. Если происходит обращение к  чейке пам ти, к которой уже обращались, то содержимое соответствующего адреса блока 2 пам ти равно единица. Следовательно, на выходе сумматора 15 присутствует нулевой потенциал и содержимое данного адреса повторно не накапливаетс  в сумматоре А, Кроме того, в счетчике 16 не уч5 тываютс  многократные обращени  к одним и тем ;(е адресам , счетчик 16 считает только первое обращение по каждому из адресов. После того, как было обращение по всем контролируемым адресам, счетчик 16 перег1олн етс ,one value from trigger 10. If a memory cell that has already been accessed is accessed, the content of the corresponding address of memory block 2 is one. Consequently, at the output of the adder 15 there is a zero potential and the contents of this address do not accumulate again in the adder A. Moreover, in the counter 16 there are no multiple calls to the same; (e addresses, counter 16 counts only the first call at each of the addresses After there has been a call to all monitored addresses, the counter 16 is terminated,

разрешает сравнение накопленной суммы в сумматоре I с эталонной суммой с входа 29, устройства и устанавливает триггер 10 и сумматор в нулевое состо ние.permits comparing the accumulated sum in adder I with the reference sum from input 29 of the device and sets trigger 10 and adder to the zero state.

Если содержимое сумматора совпало сIf the contents of the adder coincided with

кодом на входе 29, то на выходе 30 имеетс  нулевой потенциал; если содержимое сумматора не совпало со значением кода на входе 29, то на выходе 30 устройства по вл етс  сигнал, указывающий на невернуюBy the code at input 29, then there is zero potential at output 30; if the contents of the adder did not match the code value at input 29, then a signal indicating the wrong

работу блока пам ти.the work of the memory block.

После переключени  триггера 10 в нулевое состо ние работа устройства происходит точно так . же, как описано, с той разницей, что все  чейки блока 2 пам тиAfter the trigger 10 is switched to the zero state, the operation of the device is exactly the same. the same as described, with the difference that all the cells of memory block 2

установлены в единицу. По каждому (первому ) обращению из блока 2 пам ти считываетс  единичный сигнал, который, складыва сь со значением триггера 10, дает на выходе единичный потенциал, которыйset to one. For each (first) access from memory block 2, a single signal is read, which, adding to the value of trigger 10, gives a single potential output, which

осуществл ет те же действи , которые описаны , с той разницей, что в блок 2 записываатс  ноль. Если к  чейке блока 2 пам ти производитс  повторное обращение, то на выходе сумматора 15 имеетс  нул.евой потенциал , который запрещает суммирование на сумматоре 4, В дальнейшем работа устройства повтор етс .performs the same actions as described, with the difference that zero is recorded in block 2. If the cell of the memory block 2 is re-addressed, then the output of the adder 15 has a zero potential, which prohibits summation on the adder 4. The device is subsequently repeated.

Таким образом, значительно повышаетс  быстродействие устройства, посколькуThus, the speed of the device is greatly improved, since

нет необходимости в многократной перезаписи блока 2 пам ти после каждого цикла контрол .There is no need for multiple rewriting of memory block 2 after each control cycle.

Claims (1)

Формула изобретени  Устройство дл  обнаружени  ошибок в блоках пам ти программ, содержащее первый .длемемт ИЛИ, первый и второй элементы ys, коммутатор, информационные входы первой группы которого  вл ютс  информационными входами устройства, выходы коммутатора подключены к адресным входам блока пам ти обращений, а информационные аходы второй группы коммутатора соединены с выходами группы счетчика адреса , группу элементов И, первые входы которых  вл ютс  информационными входами устройства, а выходы подключены к информационным входам накапливающего сумматора, выходы которого подключены к информационным входам первой группы блока сравнени , информационные входы второй группы и выход которого  вл ютс  соответственно входами значени  контрольной суммы и выходом ошибки устройства , первый триггер, информационный вход которого  вл етс  входом режима контрол  устройства, а выход соединен с входом первого одиоЕибратора, выход которого подключен к счетному входу счетчика количества обращений, второй одновибратор , отличающеес  тем, что, с целью повышени  быстродействи , в него введены второй, третий и четвертый элементы ИЛИ,первый и второй элементы задержки, второй и третий триггеры, сумматор по модулю два, примеру первый вход первого .элемента ИЛИ  вл етс  входом обращени  устройства, выход первого злементй ИЛИ соединен с входом выборки блока пам ти обращений, выход которого подключен к первому входу сумматора по модулю два, второй вход которого соединен с информационным входом блока пам ти обращений и с выходом второго триггера, R-вход которого подключен к S-входу третьего триггера , входам начальной установки счетчика адреса, сметчика количества обращений и накапливающего сумматора, первому аходу второго элемента ИЛИ и  вл етс  входом начальной установки устройства, выход An apparatus for detecting errors in program memory blocks, containing the first OR, the first and second elements ys, a switch, the information inputs of the first group of which are the information inputs of the device, the switch outputs are connected to the address inputs of the access memory, and The inputs of the second group of the switch are connected to the outputs of the group of the address counter, the group of elements I, the first inputs of which are the information inputs of the device and the outputs are connected to the information inputs give the accumulating adder, the outputs of which are connected to the information inputs of the first group of the comparison unit, the information inputs of the second group and the output of which are, respectively, the input of the checksum value and the output of the device error, the first trigger, the information input of which is the control mode input of the device, and the output are connected with the input of the first odioEybrator, the output of which is connected to the counting input of the number of accesses counter, the second one-vibrator, characterized in that, in order to increase the speed Twi, entered the second, third and fourth elements OR, the first and second delay elements, the second and third triggers, modulo two, for example the first input of the first OR element is the device access input, the output of the first element OR is connected to the sample input the access memory block, the output of which is connected to the first input of the modulo two adder, the second input of which is connected to the information input of the reference memory block and to the output of the second trigger, the R input of which is connected to the S input of the third trigger, start inputs Fitting noy address counter, price calculation and the number of hits of the accumulator, ahodu first and second OR is input to the initial installation of the device, the output сумматора по модулю два соединен с вторым входом элемента ИЛИ, вторыми входами элементов И группы, синхровходом первого триггера и входом второго одновибратора , выход которого подключен к второму входу второго элемента ИЛИ, выход которого соединен с входом сброса первого триггера, информационные входы счетчика количества обращений  вл ютс  входами количества обращений устройства, а выход переполнени  счетчика количества обращений подключен к управл ющему входу блока сравнени  и первому входу четвертого элемента ИЛИ, выход которого соединен со счетным входом первого триггера и входом обнулени  накапливающего сумматора, вход записи блока пам ти обращений подключен к выходу третьего элемента ИЛИ, первый и второй входы которого соединены соответственно с выходами первого одновибратора и первого элемента задержки, вход которого подключен к третьему входу первого элемента ИЛИ и выходу второго элемента И, первый вход которого  вл етс  тактовым входом устройства и соединен с входом второго элемента задержки, выход которого подключен к первому входу первого элемента И, второй вход которого соединен с вторым входом второго элемента И, управл ющим входом коммутатора и выходом третьего триггера, R-вход которого подключен к второму входу четвертого элемента ИЛИ и выходу счетчика адреса, счетный вход которого соединен с выходом первого элемента И.the modulo two is connected to the second input of the OR element, the second inputs of the AND elements of the group, the synchronous input of the first trigger and the input of the second one-oscillator, the output of which is connected to the second input of the second OR element, the output of which is connected to the reset input of the first trigger; The inputs of the number of calls of the device, and the overflow output of the counter of the number of calls is connected to the control input of the comparison unit and the first input of the fourth OR element, the output of which o is connected to the counting input of the first trigger and the zeroing input of the accumulating adder, the write input of the access memory block is connected to the output of the third OR element, the first and second inputs of which are connected respectively to the outputs of the first one-oscillator and the first delay element, whose input is connected to the third input of the first element OR and the output of the second element AND, the first input of which is the clock input of the device and connected to the input of the second delay element, the output of which is connected to the first input of the first element a AND, the second input of which is connected to the second input of the second element AND controlling the input of the switch and the output of the third trigger, the R input of which is connected to the second input of the fourth OR element and the output of the address counter whose counter input is connected to the output of the first element I.