SU1686438A1 - Digital functional converter - Google Patents

Abstract

Изобретение относитс  к вычислительной технике, может использоватьс  автономно или в комплексе с цифровой вычислительной машиной дл  расширени  функциональных возможностей. Целью изобретени   вл етс  расширение функциональных возможностей за счет вычислени  выражени  общего вида а Vxi yi -f X2 y2/z и улучшение регул рности структуры дл  создани  в виде БИС. Преобразователь содержит группу арифметических блоков, группу сумматоров-вы- читателей, группу сумматоров, группу элементов И, группу мультиплексоров и три сумматора. 1 з. п. ф-лы, 2 ил.The invention relates to computing, can be used autonomously or in combination with a digital computer to extend its functionality. The aim of the invention is to expand the functionality by calculating the expression of the general form a Vxi yi -f X2 y2 / z and improving the regularity of the structure to create as an LSI. The converter contains a group of arithmetic units, a group of adders-readers, a group of adders, a group of elements AND, a group of multiplexers and three adders. 1 h. item f-ly, 2 ill.

Description

Изобретение относитс  к цифровой вычислительной технике и может быть использовано в составе многопроцессорных вычислительных систем как быстродействующий вычислитель обобщенной математической зависимости.The invention relates to digital computing and can be used in multiprocessor computing systems as a high-speed calculator of generalized mathematical dependence.

Целью изобретени   вл етс  расширение функциональных возможностей за счет вычислени  выражени  общего видаThe aim of the invention is to extend the functionality by calculating the expression of the general form

а yxi yi + Х2 У2 и улучшение регул рноZand yxi yi + x2 y2 and improvement of regularZ

сти структуры преобразовател .the structure of the converter.

На фиг. 1 показана функциональна  схема преобразовател  дл  п 3; на фиг. 2 - функциональна  схема арифметического блока.FIG. 1 shows a functional diagram of the converter for p 3; in fig. 2 - functional scheme of the arithmetic unit.

Преобразователь (фиг. 1) содержит арифметические блоки 1, сумматоры-вычи- татели 2, группу сумматоров 3, мультиплексоры 4, группы элементов И 5, сумматоры 6,The converter (Fig. 1) contains arithmetic units 1, adders-calculators 2, group of adders 3, multiplexers 4, groups of elements I 5, adders 6,

входы аргументов 7-11, первые и вторые выходы 12i и 122.arguments inputs 7-11, first and second outputs 12i and 122.

Работа преобразовател  основана на вычислении зависимостиThe operation of the converter is based on the calculation of the dependence

ЁYo

а yxiyi + Х2 У2and yxiyi + x2 y2

О)ABOUT)

и происходит следующим образом. Запишем выражение (1) какand happens as follows. We write the expression (1) as

Х1У1 + Х2У2 - Z О2 0,(2)X1U1 + X2U2 - Z O2 0, (2)

представим величины yi, y2 и а в виде разр дных векторовLet us represent the quantities yi, y2 and a in the form of bit vectors

О СО О СО 00O CO O CO 00

У1 U1

У2Y2

(3)(3)

а .)but .)

we yi€ {0,1}. У2 6 {0.1}.,1}, «26(0,1}, значени  1-х двоичных разр дов величин yi, уз, а. из формируемых выраженийwe yi € {0,1}. Y2 6 {0.1}., 1}, "26 (0.1}, the values of the 1st binary bits of the values yi, knots, a. Of the generated expressions

22

yi : У2yi: y2

i ii i

а- § 2 |(а +а2) .a- § 2 | (a + a2).

i 1 Дл  вычислени  значений 1-х разр i ii 1 To calculate the values of the 1st bit i i

дов а , а 2 искомого вектора а запишем п систем разр дных уравнений.Let a and a 2 of the desired vector a be written into n systems of discharge equations.

В общем случае значение 1-х разр дов i iIn general, the value of 1 bit i i

а , а 2 искомой величины а определ етс  следующим образомa and a 2 the desired value of a is determined as follows

-g- V - z/U-Ju-o, «;Лг-«:эг, И и,Ј€.о,-g- V - z / U-Ju-o, "; Lg -": eg, And, and, Ј € .o,

g-(i + g- (i +

-(i+0 ,(;-. ,,-2;. г;- (i + 0, (; -. ,, - 2 ;. г;

i-i -i-i -

,,

2-(,;ЛЛ)-.)2 - (,; LL) -.)

2 ;Л2-2;52)Йн,Й.ь, 2-(ЛЛг,Й. zt xeio-e V fj-zlj2; R2-2; 52) Yn, Y., 2- (LLg, Y. zt xeio-e V fj-zlj

«г"G

1 ,2(01, 2 (0

ЈW1 , об И 0,«ЬО;ЈW1, v i 0, “b;

lo,,lo ,,

z.r(2-(z(2-(2;-02)6(;) z«z.r (2- (z (2- (2; -02) 6 (;) z "

I C2I C2

M, .M,.

{0,z,0fiH-1{0, z, 0fiH-1

I I 1 ,алаг 1 .I I 1, alag 1.

i ii i

-1 , алаг 1-1, alag 1

Арифметический (фиг. 1) содержит сумматоры 13(1)-13(3), сумматор-вычи- татель 14, сумматор 15.Arithmetic (Fig. 1) contains adders 13 (1) -13 (3), adder-subtractor 14, adder 15.

Преобразователь работает следующим образом.The Converter operates as follows.

В исходном состо нии на вход 7 подаетс  значение г, на вход 8 - значение xi, a на вход 9 - Х2. Далее на входы первогоIn the initial state, the value of r is fed to the input 7, the value xi to the input 8, and X2 to the input 9. Next to the inputs of the first

12I12I

10, второго 10 и каждого Но 10 разр дов подают1 2п10, second 10 and each. But 10 bits serve 1 2n.

с  соответственно значени  yi. yiyi двоичных разр дов. Аналогично на входы пер1г with respectively yi. yiyi binary bits Similarly to the inputs of per1g

вого 11, второго 11 и каждого 1-го 11 разр дов подаютс  соответственно значени 11, second 11, and every 1st 11 bits, respectively, are

Claims (2)

1 2п1 2p У2. У2У2.Y2. U2U2. После этого в схеме устройства протекает переходный процесс. По окончанию переходного процесса на выходах первого, второго, третьего сумматоров 6 образуютс After that, a transient process proceeds in the device circuit. At the end of the transition process at the outputs of the first, second, third adders 6 are formed значени  3z, 5z, 7z, которые поступают соответственно на первые, вторые и третьи информационные входы мультиплексоров 4, на четвертые информационные входы которых поступает значение z с входа 7. С выхода первого сумматора-вычитател  2 в соответствии с (4) значение поступает на вход второго операнда первого арифметического блока 1. На выходе первого сумматора 3 по выражению (4) образуетс 3z, 5z, 7z values, which go respectively to the first, second and third information inputs of multiplexers 4, the fourth information inputs of which receive the value z from input 7. In accordance with (4), the value is fed to the input the second operand of the first arithmetic unit 1. The output of the first adder 3 by the expression (4) is formed значение 2 2z 1 , которое поступает на вход четвертого операнда первого арифметического блока 1 и со сдвигом 2 , т. е. 2 г- , на первые входы вторых сумматора-вычитател  2 и сумматора 3.2 2z 1, which is fed to the input of the fourth operand of the first arithmetic unit 1 and with a shift of 2, i.e. 2 g, to the first inputs of the second adder-subtractor 2 and adder 3. Кроме того, на входы третьего, п того и шестого операндов первого арифметического блока 1 с входов 7, 9 и 8 поступают значени  , , соответственно, аIn addition, the inputs of the third, fifth, and sixth operands of the first arithmetic unit 1 from inputs 7, 9, and 8 receive the values, respectively, and с выхода первого элемента И 5 поступает значение ei на третий управл ющий вход первого арифметического блока 1. Благодар  этому по выражению (4) на выходе первого арифметического блока образуетс from the output of the first element And 5, the value ei enters the third control input of the first arithmetic unit 1. Thanks to this, by expression (4), the output of the first arithmetic unit is formed значение , которое поступает на вход первого операнда второго арифметического блока 1, а на выходах знаковых разр дов сумматора-вычитател  14 и сумматора 13 (фиг. 2) первого арифметического блока 1 иthe value that arrives at the input of the first operand of the second arithmetic unit 1, and at the outputs of the sign bits of the adder-subtractor 14 and the adder 13 (Fig. 2) of the first arithmetic unit 1 and соответственно первых разр дах 12i, и 122 выхода образуютс  значени  первых разр 1 1 дов a, ai искомой величины а.respectively, the first bits 12i, and 122 outputs form the values of the first bit 1 1 waves a, ai of the desired value a. i 1i 1 Значени  а. и ог поступают на входы второго элемента U 5, управл ющие входы второго мультиплексора 4, а значение 1Values a. and Og is fed to the inputs of the second element U 5, the control inputs of the second multiplexer 4, and the value 1 а - на управл ющий вход второго сумматора-вычитател  2, который настраиваетс  на сложение или вычитание. Второй мультиплексор настраиваетс  на выдачу по выражению (4) соответствующей пары значенийand - to the control input of the second adder-subtractor 2, which is configured for addition or subtraction. The second multiplexer is configured to output by expression (4) the corresponding pair of values из набора , , 2 5z, , которые поступают на вторые входы вторых сумматора-вычитател  2 и сумматора 3. С выходов сумматора-вычитател  2 и сумматора 3 по выражению (4) значени  (2 подаютс  на входы второго и четвертого операндов второго арифметического блока 1. Кроме того, на входы третьего, п того и шестого операндов второго арифметического блока 1 подаютс  величины 2 z, , ,from the set,, 2 5z, that go to the second inputs of the second adder-subtractor 2 and adder 3. From the outputs of the adder-subtractor 2 and adder 3 according to the expression (4) values (2 are fed to the inputs of the second and fourth operands of the second arithmetic unit 1 In addition, the inputs of the third, fifth, and sixth operands of the second arithmetic unit 1 are supplied with the values 2 z,,, а на управл ющие входы его с первого поand on its control inputs from first to 2 22 2 третий - соответственно yi, yz, Ј2. При этом во втором арифметическом блоке 2 образуетс  , которое поступает на вход третье- го операнда третьего арифметического блока 1, а на выходе вторых разр дов выхода 12 - соответственно значение вторых разр довthe third is yi, yz, Ј2, respectively. At the same time, in the second arithmetic unit 2, a result is formed, which is fed to the input of the third operand of the third arithmetic unit 1, and at the output of the second output bits 12, respectively, the value of the second bits 2 22 2 а, О2 искомого вектора а. Аналогично с выходов третьих сумматора-вычитател  и сумматора 3 образуютс  значени  2 V3 , которые поступают на входы второго и четвертого операндов третьего арифмети- ческого блока 1.a, O2 of the desired vector a. Similarly, from the outputs of the third adder-subtractor and the adder 3, the values 2 V3 are formed, which are fed to the inputs of the second and fourth operands of the third arithmetic unit 1. На первый, второй и третий управл ющие входы третьего арифметического блока 1The first, second and third control inputs of the third arithmetic unit 1 з зs h поступают значени  yi, ya, Јз, а на входы третьего, п того и шестого операндов - соответственно 2 z, 2 XL 2 Х2. В третьем арифметическом блоке 1 образуетс  , которое поступает на последующий арифметической блок 1, а на третьих разр дах выхода 12 формируютс  величины третьихthe values yi, ya, Јz are received, and the inputs of the third, fifth, and sixth operands are respectively 2 z, 2 XL 2 X2. In the third arithmetic unit 1, a value is generated that enters the subsequent arithmetic unit 1, and the values of the third 3 33 3 разр дов а, О2 искомой величины. На выходах последних сумматора-вычитател  2 и сумматора 3 формируетс  значение 2 °+1Ґ| и значение 2()z(I), которые поступают на соответствующие входы последнего арифметического блока 1. На входы третьего, п того и шестого операндов последнего арифметического блока 1 посту- лают значени  , , , а на управл ющие входы соответственно yi, y2, Ј. В последнем арифметическом блоке 1bits a, O2 of the desired value. At the outputs of the last adder-subtractor 2 and adder 3, the value 2 ° + 1Ґ | and the value 2 () z (I), which arrive at the corresponding inputs of the last arithmetic unit 1. At the inputs of the third, fifth and sixth operands of the last arithmetic unit 1, the values,,, and the control inputs, respectively, yi, y2, Ј. In the last arithmetic unit 1 образуютс  последние 1-е разр ды а, с& искомой величины а которые поступают на 1-еthe last 1st digits a, c & of the desired quantity a are formed which arrive at the 1st i i разр ды 12т, 122 выходной шины. Таким обi i bits 12t, 122 output tires. So about разом, за врем  переходного процесса вat one time during the transition process схеме (т. е. за врем , равное задержке сигнала между входными и выходными шинами ) образуетс  величина в соответствии с (3).The circuit (i.e., for the time equal to the signal delay between the input and output buses) results in a value in accordance with (3). Формулаиэобретени  1. Цифровой функциональный преобразователь , содержащий два сумматора, п суммэторов-вычитателей, где п - разр дность аргументов, п арифметических блоков , п мультиплексоров и группу элементов И, причем выход результата 1-го арифметического блока, I - 1, 2 п, соединен сFormula inventions 1. A digital functional converter containing two adders, n summators-subtractors, where n is the size of the arguments, n arithmetic blocks, n multiplexers and a group of elements I, the output of the result of the 1st arithmetic unit, I - 1, 2 n, connected to входом первого операнда (1+1)-го арифметического блока, выход 1-го сумматора-вычита5 the input of the first operand (1 + 1) -th arithmetic unit, the output of the 1st adder-subtraction5 ЮYU 15 15 0 5 0 5 0 5 0 5 00 5five 0 5 0 5 тел  подключен со сдвигом на (i-H) разр д в сторону младших к входу второго операнда 1-го арифметического блока, вход первого операнда первого сумматора соединен с входом первого аргумента преобразовател  и со сдвигом на один разр д в сторону старших с входом второго операнда первого и второго сумматоров, первые информационные входы всех мультиплексоров подключены к выходу первого сумматора и входу первого операнда второго сумматора, выход которого соединен с вторыми информационными входами всех мультиплексоров, отличающийс  тем, что, с целью расширени  функциональных возможностей за счет вычислени  выражени  общегоthe body is connected with a shift by (iH) bit in the direction of the lower ones to the input of the second operand of the 1st arithmetic unit, the input of the first operand of the first adder is connected to the input of the first argument of the converter and with a shift by one bit in the direction of the older ones with the input of the second operand of the first and the second adders, the first information inputs of all multiplexers are connected to the output of the first adder and the input of the first operand of the second adder, the output of which is connected to the second information inputs of all multiplexers, characterized in that in order to extend the functionality by calculating the expression of the total вида а V xi yi -f X2W и улучшени  регуzof the form a V xi yi -f X2W and improvement of л рности структуры преобразовател , в него введены третий сумматор и группа из п сумматоров, причем вход первого аргумента преобразовател  подключен со сдвигом на I разр дов в сторону младших к входу третьего операнда i-ro арифметического блока, к входам первого операнда первого сумматора-вычитател , первого сумматора группы и входам первого операнда первого арифметического блока, выход второго сумматора соединен с входом первого операнда третьего сумматора, подключенного выходом к третьим информационным входам всех мультиплексоров, четвертые информационные входы которых соединены с входом первого аргумента преобразовател  и со сдвигом на один разр д в сторону старших с входом второго операнда третьего сумматора, выход 1-го сумматора группы подключен со сдвигом на (I + 1) разр д в сторону младших к входу четвертого операнда 1-го арифметического блока и со сдвигом на (I + 2) разр да в сторону младших к входам первого операнда (I + 1)-го сумматора-вычитател  и (I + 1)-го сумматора группы, вход второго аргумента преобразовател  подключен со сдвигом на I разр дов в сторону младших к входу п того операнда 1-го арифметического блока, вход третьего аргумента преобразовател  соединен со сдвигом на (21 - 1) разр д в сторону младших к входам шестого операнда 1-го арифметического блока, первый и второй управл ющие входы которого соединены с входами 1-х разр дов соответственно четвертого и п того аргументов преобразовател , первый и второй выходы 1-го мультиплексора соединены со сдвигом на 21 разр дов в сторону младших с входами второго операнда соответственно 1-го сумматора- вычитател  и 1-го сумматора группы, первый . и второй управл ющие входы (I + 1)-го мультиплексора соединены соответственно с первым и вторым выходами 1-го разр да результата 1-го арифметического блока, первым и вторым выходами 1-го разр да преобразовател  и первым и вторым входами (I + 1)-го элемента И группы, подключенного выходом к третьему управл ющему входу (I + 1)-го арифметического блока, управл ющий вход (I + 1)-го сумматора-вычитател  соединен с первым выходом 1-го разр да преобразовател , управл ющие входы первого мультиплексора, первого сумматора-вычитател  соединен с входом логического нул  преобразовател , первый и второй входы первого элемента И группы соединены с входом логической единицы преобразовател .of the converter structure, a third adder and a group of n adders are entered, the input of the first argument of the converter is connected with a shift of I bits towards the lower ones to the input of the third operand i-ro of the arithmetic unit, to the inputs of the first operand of the first adder-subtractor, The first group adder and the inputs of the first operand of the first arithmetic unit, the output of the second adder is connected to the input of the first operand of the third adder connected by the output to the third information inputs of all multiplexers , the fourth information inputs of which are connected to the input of the first argument of the converter and shifted by one bit towards the higher ones with the input of the second operand of the third adder, the output of the 1st group adder is connected with the shift by (I + 1) bit towards the lower ones to the input the fourth operand of the 1st arithmetic unit and with a shift by (I + 2) bit towards the younger ones to the inputs of the first operand of the (I + 1) -th totalizer-subtractor and (I + 1) -th group adder, the input of the second argument of the converter connected with a shift to the first bit towards the younger x to the input of the fifth operand of the 1st arithmetic unit; the input of the third argument of the converter is connected with a shift (21 - 1) towards the lower ones to the inputs of the sixth operand of the 1st arithmetic unit, the first and second control inputs of which are connected to the inputs 1 bits of the fourth and fifth arguments of the converter, respectively, the first and second outputs of the 1st multiplexer are connected with a shift of 21 bits towards the younger ones with the inputs of the second operand of the 1st totalizer-subtractor and the 1st accumulator of the group, the first . and the second control inputs of the (I + 1) -th multiplexer are connected respectively to the first and second outputs of the 1st bit of the result of the 1st arithmetic unit, the first and second outputs of the 1st bit of the converter, and the first and second inputs (I + 1) -th element AND of the group connected by the output to the third control input of the (I + 1) -th arithmetic unit; the control input of the (I + 1) -th totalizer-subtractor is connected to the first output of the 1st digit of the converter, control input inputs of the first multiplexer, the first adder-subtractor is connected to the input logic Skog transducer zero, first and second inputs of first AND input group are connected to a logic one transducer. 2. Преобразователь по п. 1, отличающийс  тем, что каждый арифметический блок содержит три управл емых сумматора, сумматор-вычитатель и сумматор, причем выход первого управл емого сумматора соединен с входом первого операнда второго управл емого сумматора, подключенного 2. The converter according to claim 1, characterized in that each arithmetic unit contains three controlled adders, an adder-subtractor and an adder, with the output of the first controlled adder connected to the input of the first operand of the second controlled adder connected своим выходом к входу первого операнда сумматора-вычитател . выход которого соединен с входом первого операнда третьего управл емого сумматора, вход первого операнда первого управл емого сумматора, вход второго операнда сумматора-вычитател , первый и второй операнды сумматора и входы вторых операндов первого и второго управл емых сумматоров соединены соответственно с входами с первого по шестой операндов арифметического блока, вход второго операнда и вход управлени  инвертированием результата третьего управл емого сумматора соединены соответственно с выходом сумматора и выходом знака сумматора-вычитател , входы управлени  инвертированием результата первого и второго управл емых сумматоров и управл ющий вход сумматора-вычитател  соединены соответственно с первого по третий управл ющими входами арифметического блока, первый и второй выходы которого соединены с выходами знака соответственно сумматора-вычитател  и третьего управл емого сумматора.its output to the input of the first operand of the adder-subtractor. the output of which is connected to the input of the first operand of the third controlled adder, the input of the first operand of the first controlled adder, the input of the second operand of the adder-subtractor, the first and second operands of the adder and the inputs of the second operands of the first and second controlled adders are connected respectively to the inputs from the first to the sixth the operands of the arithmetic unit, the input of the second operand and the control input for inverting the result of the third controlled adder are connected respectively to the output of the adder and the output of the sign with the subtractor, the inverting control inputs of the result of the first and second controlled totalizers and the control input of the totalizer-subtractor are connected respectively from the first to the third control inputs of the arithmetic unit, the first and second outputs of which are connected to the outputs of the sign of the totalizer-subtractor and the third controlled, respectively adder. А BUT