SU1681298A1 - Path program control system - Google Patents
Path program control system Download PDFInfo
- Publication number
- SU1681298A1 SU1681298A1 SU894744554A SU4744554A SU1681298A1 SU 1681298 A1 SU1681298 A1 SU 1681298A1 SU 894744554 A SU894744554 A SU 894744554A SU 4744554 A SU4744554 A SU 4744554A SU 1681298 A1 SU1681298 A1 SU 1681298A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- program
- switch
- inputs
- Prior art date
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
Изобретение относитс к автоматике и вычислительной технике и может быть использовано в системах числового программного управлени технологическим оборудованием, например в автоматах дл раскладки проводов в жгуты. Целью изобретени вл етс повышение надежности системы в случа х, когда программа ее работы содержит большое число повтор ющихс циклов. Система содержит устройство 1 ввода программы, коммутатор 2, блок 4 отработки программы управлени , блок 11 управлени приводом, счетчик 5 циклов, элемент 6 индикации нул , инвертор 9, два ключа 8 и 10, блок 3 пам ти программ и элемент ИЛИ 7. Введение блока пам ти и элемента ИЛИ в систему и изменение цепей соединени их с коммутатором позволило сократить длину управл ющей программы и расширить технологические возможности системы: работать от одной управл ющей программы, когда ее длина позвол ет уместитьс на катушках перфоленточного устройства ввода, разделить управл ющую программу на две программы, основную и дополнительную, с предварительным вводом дополнительной программы в блок пам ти при большой длине программы, или ввести управл ющую программу в блок пам ти , если объем пам ти достаточен дл размещени программы, и работать от блока пам ти. 2 з.п.ф-лы, 4 ил. сл сThe invention relates to automation and computer technology and can be used in computer numerical control systems for process equipment, for example, in automatic machines for arranging wires into harnesses. The aim of the invention is to improve the reliability of the system in cases where its work program contains a large number of repeated cycles. The system contains a program input device 1, a switch 2, a control program development block 4, a drive control block 11, a cycle counter 5, a zero indication element 6, an inverter 9, two keys 8 and 10, a program memory block 3 and an OR element 7. Introduction the memory unit and the OR component into the system and changing the circuits connecting them to the switch has reduced the length of the control program and expands the technological capabilities of the system: work from one control program when its length allows to fit on the reels of the tape deck input, divide the control program into two programs, main and additional, with preliminary input of the additional program into the memory block with a large program length, or enter the control program into the memory block if the memory size is sufficient to accommodate the program, and work from the memory block. 2 hp ff, 4 ill. cl
Description
Изобретение относитс к автоматическому управлению и предназначено дл ис- пользовани в системах числового программного управлени оборудованием, например автоматом дл раскладки проводов в жгут.The invention relates to automatic control and is intended for use in computer numerical control systems for equipment, for example, an automat for wiring harness.
Целью изобретени вл етс повышение надежности системы.The aim of the invention is to increase the reliability of the system.
На фиг.1 приведена структурна электросхема контурной системы программного управлени ; на фиг.2 приведен вариант выполнени электросхемы куоммутатора; на фиг.З - распределитель импульсов; на фиг.4 - блок пам ти.Figure 1 shows the structural circuitry of a contour software control system; Fig. 2 shows an embodiment of an electrical circuit of a commutator; on fig.Z - pulse distributor; 4 is a memory block.
Контурна система программного управлени (фиг, 1) содержит устройство 1 ввода программы, коммутатор 2, блок 3 пам тиThe contractual software control system (FIG. 1) contains a program input device 1, a switch 2, a memory block 3.
программы, блок 4 отработки программы управлени , счетчик 5 циклов, элемент 6 индикации нул , элемент ИЛИ 7, первый ключ 8, инвертор 9, второй ключ 10 и блок 11 управлени приводом. Выходы (перва шина данных и первый синхросигнал) устройства 1 ввода программы подключены к первой группе информационных входов коммутатора 2 и к группе информационных входов блока 3 пам ти программы, первый вход Стоп подключен к первому входу блока 3 пам ти и третьему выходу блока 4, второй вход Пуск которого подключен к выходу первого ключа 8, Перва группа информационных выходов (перва выходна шина данных и синхросигнал) коммутатора 2 подключены к входам блока 4, второй выоprograms, unit 4 for testing the control program, counter 5 cycles, display element 6, zero, element OR 7, first key 8, inverter 9, second key 10, and drive control unit 11. The outputs (the first data bus and the first sync signal) of the program input device 1 are connected to the first group of information inputs of the switch 2 and to the group of information inputs of the program memory block 3, the first input Stop is connected to the first input of memory block 3 and the third output of block 4, the second the input of which is connected to the output of the first key 8, the first group of information outputs (the first output data bus and the clock signal) of the switch 2 are connected to the inputs of block 4, the second
00 .-00 .-
ю оyoo o
0000
ход (Вычитание) и втора группа информационных выходов (Число повторени ) подключены соответственно к вычитающему входу и информационным входам (установки числа) счетчика 5 циклов, первый выход (Ввод-вывод) подключен к второму входу блока 3 пам ти и первому входу элемента ИЛИ 7, группа адресных выходов (шина адреса ) подключена к группе адресных входов блока 3 пам ти, управл ющий вход (О счетчика) коммутатора 2 подключен к выходу элемента 6 индикации нул и к входу Запрет Счетчика 5 циклов. Втора группа информационных входов (втора шина данных и синхросигнал) подключена к группе выходов блока 3 пам ти. Третий вход Пуск блока 3 пам ти подключен к выходу элемента ИЛИ 7, второй вход которого подключен к выходу второго ключа 10, информационный вход которого, соединенный с информационным входом первого ключа 8, подключен к второму выходу Пуск блока 4. Управл ющий вход первого ключа 8, соединенный через инвертор 9 с управл ющим входом второго ключа 10, подключен к выходу элемента 6 индикации нул . Первые выходы блока 4 подключены к входам блока 11 управлени приводом.the stroke (Subtraction) and the second group of information outputs (Repeat number) are connected respectively to the subtractive input and information inputs (number setting) of the counter for 5 cycles, the first output (Input-output) is connected to the second input of the memory block 3 and the first input of the element OR 7 , the address output group (address bus) is connected to the address input group of the memory block 3, the control input (About counter) of switch 2 is connected to the output of the zero-display element 6 and to the Disable input of the Counter 5 cycles. The second group of information inputs (second data bus and clock signal) is connected to the group of outputs of memory block 3. The third input of the start of the memory block 3 is connected to the output of the element OR 7, the second input of which is connected to the output of the second key 10, whose information input connected to the information input of the first key 8 is connected to the second output of the start of the block 4. The control input of the first key 8 , connected via an inverter 9 with a control input of the second key 10, is connected to the output of the display element 6 zero. The first outputs of block 4 are connected to the inputs of block 11 for controlling the drive.
При практическом исполнении контурной системы программного управлени в качестве устройства 1 ввода программы может быть применено фотоэлектрическое устройство считывани с перфоленты, которое управл етс сигналами Пуск, Стоп, поступающими из блока 4, и имеет выходную шину данных (восемь сигналов D1.1-D1.8 с кодовых дорожек перфоленты) с синхросигналом CD1, подключенную к коммутатору 2 и блоку 3 пам ти.In the practical implementation of a contour program control system, a photoelectric puncture device can be used as a program input device 1, which is controlled by Start and Stop signals from block 4 and has an output data bus (eight signals D1.1-D1.8 from puncture tape code tracks) with CD1 sync signal connected to switch 2 and memory block 3.
Коммутатор 2 выполнен по схеме, приведенной на фиг.2, котора содержит первый распределитель 12 импульсов, мультиплексор 13, дешифраторы 14-16, второй распределитель 17 импульсов, блок 18 регистров, элемент 19 задержки сигнала, первый и второй элементы ИЛИ 20,21 и RS- триггер 22.The switch 2 is made according to the scheme shown in figure 2, which contains the first distributor 12 pulses, multiplexer 13, decoders 14-16, the second distributor 17 pulses, block 18 registers, element 19 of the signal delay, the first and second elements OR 20,21 and RS trigger 22.
Управл ющий вход (О счетчика) мультиплексора 13 вл етс управл ющим входом коммутатора 2. Первые и вторые информационные входы мультиплексора 13 вл ютс соответственно первой группой входов (первой шиной данных) и второй группой входов (второй шиной данных) коммутатора 2. Выходы мультиплексора 13 вл ютс первой группой выходов (первой выходной шиной данных) коммутатора 2, подключены к входам дешифраторов 14-16. Цифровые разр ды D1-D4 шины данных, подключенные к входам данных блока 18The control input (O of the counter) of the multiplexer 13 is the control input of the switch 2. The first and second information inputs of the multiplexer 13 are respectively the first group of inputs (the first data bus) and the second group of inputs (the second data bus) switch 2. The outputs of the multiplexer 13 are the first group of outputs (the first data output bus) of switch 2, are connected to the inputs of the decoders 14-16. Digital bits D1-D4 data buses connected to the data inputs of block 18
регистров, образуют вторую выходную шину (число повторений) совместно с выходным сигналом 1Т Строб второго распределител 17 импульсов и вл ютс registers, form the second output bus (number of repetitions) together with the output signal 1T. The strobe of the second distributor 17 pulses and are
второй группой выходов коммутатора 2,the second group of outputs of switch 2,
Синхродорожка CD соединена со счетным Т-входом первого 12 и второго 17 распределителей импульсов. R-вход первого распределител 12 импульсов подключен кSync path CD is connected to the counting T-input of the first 12 and second 17 pulse distributors. The R input of the first distributor 12 pulses is connected to
четвертому выходу Ввод-вывод коммутатора 2 и к выходу RS-триггера 22, R-вход которого соединен с выходом второго элемента ИЛИ 21, а S-вход - с четвертым тактовым выходом первого распределител 12the fourth output I / O of switch 2 and to the output of the RS flip-flop 22, the R-input of which is connected to the output of the second element OR 21, and the S-input to the fourth clock output of the first distributor 12
импульсов, подключенным к второму входу первого элемента ИЛИ 20, выход Строб которого подключен к шине адреса, вл ющейс п тыми выходами коммутатора 2 и подключенной к выходам блока 18 регистров , стробирующие входы которого подключены к соответствующим тактовым выходам первого распределител 12 импульсов, S- вход которого соединен с выходом первого дешифратора 14. Выход второго дешифратора 15 подключен к входу элемента 19 задержки сигнала, выход которого соединен с первыми входами первого 20 и второго 21 элементов ИЛИ и вл етс третьим выходом Вычитание коммутатора 2. Выход дешифратора 16 соединен с вторым входом второго элемента ИЛИ 21 и S-входом второго распределител 17 импульсов, R-вход которого соединен с его выходом 1Т.pulses connected to the second input of the first element OR 20, the output of the gate of which is connected to the address bus, which is the fifth output of switch 2 and connected to the outputs of the register block 18, strobe inputs of which are connected to the corresponding clock outputs of the first distributor 12 pulses, S input which is connected to the output of the first decoder 14. The output of the second decoder 15 is connected to the input of the signal delay element 19, the output of which is connected to the first inputs of the first 20 and second 21 OR elements and is the third output ohm Subtracting the switch 2. The output of the decoder 16 is connected to the second input of the second element OR 21 and the S input of the second pulse distributor 17, the R input of which is connected to its output 1T.
Коммутатор 2 дешифрует сигналы про- граммы с целью формировани из них: адресных сигналов дл блока 3 пам ти, сигналов Число повторений и вычитающего сигнала дл счетчика 5 циклов, сигналовSwitch 2 decrypts the signals of the program in order to form from them: address signals for memory block 3, signals Number of repetitions and subtraction signal for a counter of 5 cycles, signals
дл коммутации работы системы в различных режимах, в режиме передачи данных из устройства 1 ввода программы в блок 4, в режиме одновременной передачи данных из устройства 1 ввода программы в блок 4 иfor switching the operation of the system in different modes, in the mode of data transfer from the device 1 to enter the program in block 4, in the mode of simultaneous data transfer from the device 1 to enter the program in block 4 and
их записи в блок 3 пам ти, или режиме передачи данных из блока 3 пам ти в блок 4. Каждый из распределителей 12,17 импульсов может быть выполнен по схеме, приведенной на фиг.З, котора содержитtheir recording in memory block 3, or the mode of data transfer from memory block 3 to block 4. Each of the distributors 12.17 pulses can be performed according to the scheme shown in Fig. 3, which contains
элемент 23 задержки сигнала, триггер 24, четыре элемента И 25.1-25.4 и счетчик 26 импульсов с встроенным дес тичным дешифратором . Вход Т, соединенный с первыми входами элементов И 25.2-25.4 и черезsignal delay element 23, trigger 24, four AND 25.1-25.4 elements, and a pulse counter 26 with a built-in decimal decoder. Input T, connected to the first inputs of elements And 25.2-25.4 and through
элемент И 25.1 - со счетным входом счетчика 26 импульсов, вл етс счетным входом распределител 12 (17) импульсов, вход R которого, соединенный через элемент 23 задержки сигнала с R-входами триггера 24 и счетчика 26 импульсов, вл етс входомelement 25.1 - with the counting input of the pulse counter 26, is the counting input of the pulse distributor 12 (17), the input R of which, connected via the signal delay element 23 to the R inputs of the trigger 24 and the pulse counter 26, is input
Сброс, запрещающим работу по входу Т,Resetting prohibiting work on input T,
Вход D триггера 24 совместно с входом С и вход S вл ютс установочными входами и разрешают работу по входу Т. Выход триггера 24 соединен с вторым входом элемента И 25.1. Первый, второй и третий выходы счетчика 26 импульсов соединены соответственно с вторыми выходами элементов И 25.2-25.4. Выходы элементов И 25.2-25.4 и четвертый выход счетчика 26 импульсов вл ютс соответственно тактовыми выходами 1Т, 2Т, ЗТ, ЗТ распределител 12 (17) импульсов.The input D of the trigger 24, together with the input C and the input S, are the installation inputs and permit operation at the input T. The output of the trigger 24 is connected to the second input of the AND element 25.1. The first, second and third outputs of the counter 26 pulses are connected respectively with the second outputs of the elements And 25.2-25.4. The outputs of the elements 25.2-25.4 and the fourth output of the pulse counter 26 are respectively the clock outputs 1T, 2T, 3T, 3T of the distributor 12 (17) pulses.
Мультиплексор 13, выполненный по стандартной схеме, обеспечивает передачу данных на выходную шину данных в зависимости от потенциала сигнал на его управл ющем входе.The multiplexer 13, made according to the standard scheme, provides data transmission to the output data bus, depending on the potential, the signal at its control input.
Дешифраторы 14-16 могут быть выполнены на элементах НЕ, И.Decoders 14-16 can be performed on the elements NOT, I.
Дешифратор 14 определ ет в выходной шине данных строки программы с адресом N повтор ющегос участка. Дешифратор 15 - конец повтор ющегос участка. Дешифратор 16 - число повторений.The decoder 14 defines in the output data line the program line with the address N of the repetitive region. The decoder 15 - the end of the repeating section. Decoder 16 - the number of repetitions.
Блок 18 регистров запоминает номер повтор ющегос участка программы до смены его новым номером, поступающим с программы, и может быть выполнен на трех микросхемах типа 1551М5, кажда из которых содержит четыре D-триггера.Block 18 of registers stores the number of a repeating program section before changing it with a new number received from the program, and can be executed on three ICs of the 1551M5 type, each of which contains four D-flip-flops.
Элемент 19 задержки сигнала служит дл временной задержки сигнала Конец повтор ющегос участка программы с выхода дешифратора 15 на вход элемента ИЛИ 20, необходимый дл записи конца повтор ющегос участка в блок 3 пам ти и его переключени из режима ввода в режим вывода.The signal delay element 19 serves as a signal time delay. The end of the repeating program section from the output of the decoder 15 to the input of the OR element 20 is necessary for recording the end of the repeating section into memory block 3 and switching it from input mode to output mode.
Триггер 22 определ ет режим работы блока 3 пам ти (Ввод или Вывод). Блок 3 пам ти может быть выполнен по структурной схеме, приведенной на фиг.4, котора содержит элемент ИЛИ 27, генератор 28 импульсов, элемент И 29, элемент НЕ 30, распределитель 31 импульсов, счетчик 32 адреса, накопитель 33 пам ти и формирователь 34 импульсов синхродорожки (CD2).The trigger 22 determines the operation mode of the memory block 3 (Input or Output). The memory unit 3 can be made according to the structural scheme shown in FIG. 4, which contains an OR element 27, a pulse generator 28, an AND element 29, a HE element 30, a pulse distributor 31, an address counter 32, a memory drive 33 and a driver 34 impulses sync path (CD2).
Входы установки данных с входом стро- бировани счетчика 32 адреса вл ютс группой адресных входов (шиной адреса со стробом) блока 3 пам ти, первый вход которого Стоп подключен через элемент ИЛИ 27 к первому входу элемента И 29, п тый вход Пуск подключен к второму входу элемента И 29. Перва группа входов (перва шина данных с синхросигналом CD1) подключена первой шиной данных к входам данных накопител 33 пам ти, с синхросигналом CD1 к входу С распределител 31 импульсов. Третий вход Ввод-вывод подключен к входу Запись-считывание накопител 33 пам ти, к входу D распределител 31 импульсов и через элемент НЕ 30 - к его S-входу. Выходы данных накопител 33 па- м ти и вь:ход формировател 34 импульсов (CD2) вл ютс группой выходов (второй шиной данных CD2) блока 3 пам ти. Выход генератора 28 импульсов подключен к третьему входу элемента И 29,выход которого подключен к первому счетному входу распределител 31 импульсов, вход R которого соединен с его выходом ЗТ, выход 2Т подключен к счетному входу счетчика 32 адреса , выходы которого подключены к адресным входам накопител 33 пам ти, вход выборки микросхем GE которого и вход формировател 34 импульсов подключены к выходу 1Т распределител 31 импульсов. Формирователь CD2 (укоротйтель длительности импульсов) может быть выполнен на элементе И с интегрирующей цепочкой. В качестве блока 4 может использоватьс устройство числового программного управлени типа НЗЗ.The data set inputs with the address input of the counter 32 addresses are a group of address inputs (an address bus with a gate) of memory block 3, the first input of which Stop is connected through the OR element 27 to the first input of the element AND 29, the fifth Start input is connected to the second the input element AND 29. The first group of inputs (the first data bus with the CD1 clock signal) is connected to the data bus of the memory drive 33, with the CD1 clock signal, to the C input of the pulse distributor 31, with the first data bus. The third input I / O is connected to the input Write-read of the memory drive 33 of the memory, to the input D of the distributor 31 pulses and through the element NOT 30 to its S-input. The data outputs of memory drive 33 and v: drive pulse generator 34 (CD2) is a group of outputs (second data bus CD2) of memory block 3. The output of the generator 28 pulses connected to the third input element And 29, the output of which is connected to the first counting input of the distributor 31 pulses, the input R of which is connected to its output ST, the output 2T connected to the counting input of the counter 32 of the address, the outputs of which are connected to the address inputs of the drive 33 the memory, the input sample of the microcircuit GE of which and the input of the imager 34 pulses are connected to the output 1T of the distributor 31 pulses. The CD2 shaper (pulse width shortener) can be executed on an AND element with an integrating chain. As a block 4, a numerical control device such as a DSS can be used.
В качестве счетчика 5 циклов может быть использован реверсивный счетчик с элементом Запрет (последовательно соединенные элементы НЕ и И) по вычитающему входу.As a counter of 5 cycles, a reversible counter with a Barring element (series-connected elements NOT and AND) at the subtractive input can be used.
В качестве элемента 6 индикации нул -элемент ИЛИ-НЕ.As element 6 of the indication of the zero element OR NOT.
В качестве первого и второго ключей 8 и 10 - элемент И. В качестве блока 11 управлени приводом может быть использованоAs the first and second keys 8 and 10, the element I. As the drive control unit 11 can be used
серийно выпускаемое устройство управлени тиристорное БТУ3601, которое предназначено дл управлени двигател ми посто нного тока.commercially available thyristor control unit BTU3601, which is designed to control DC motors.
Контурна система программного управлени работает следующим образом.The konturny software control system works as follows.
Программа работы системы, записанна на перфоленту, обычно содержит непов- тор ющиес участки и многократно повтор ющиес участки программы. В данной системе многократно повтор ющимс участкам присваиваютс номера в начале участка, а в конце участка указываетс символ Конец повтор ющегос участка и число повторени данного участка программы,The program of the system, recorded on punched tape, usually contains non-repeating sections and repeatedly repeating sections of the program. In this system, multiple repeating sections are assigned numbers at the beginning of the section, and at the end of the section there is the symbol End of the repeating section and the number of repetitions of this section of the program,
которое записываетс на перфоленту один раз вместе с неповтор ющимис участками основной программы. Можно также составить отдельную программу из многократно повтор ющихс участков программы иwhich is recorded on a punched tape once together with non-repeating sections of the main program. You can also create a separate program from multiple repetitive program sections and
предварительно ввести ее в блок пам ти. При этом в основной программе указываютс в необходимой последовательности номера повтор ющихс участков и число их повторений.pre-enter it into the memory block. In this case, in the main program, the numbers of repeating sections and the number of their repetitions are indicated in the necessary sequence.
Программа вводитс в блок 4 по кадрам, в конце каждого кадра с блока 4 на устройство 1 ввода программы и блок 3 пам ти поступает сигнал Стоп, останавливающий ввод следующего кадра до конца отработки исполнительными органами системы информации предыдущего кадра. В конце отработки выдел етс сигнал Пуск, включающий ввод следующего кадра программы .The program is entered into block 4 frame by frame, at the end of each frame from block 4, a stop signal is sent to device 1 and program block 3 of memory, stopping the next frame to be entered until the end of the system’s execution by the executive bodies of the previous frame information system. At the end of the test, the Start signal is selected, which includes the input of the next program frame.
Перед началом работы система сигналом Сброс устанавливаетс в исходное со- сто ние, при котором коммутатор 2 находитс в режиме передачи данных с устройства 1 ввода программы в блок 4, первый ключ 8 - в открытом, а второй ключ 10 - в закрытом состо нии. По сигналу Пуск через открытый первый ключ 8 запускаетс устройство 1 ввода программы и информаци с перфоленты поступает в коммутатор 2, где через мультиплексор 13 передаетс в блок 4 и отрабатываетс блоком 11 управлени приводом. Так продолжаетс до тех пор, пока в программе не по вл етс адресна строка Номер повтор ющегос участка программы, по которой в коммутаторе 2 на дешифраторе 14 выдел етс сигнал 1, поступающий на вход S распределител 12 импульсов, где устанавливает (фиг.З) триггер 24 в единичное состо ние, разреша работу распределител 12 пор счетному Т- входу. Приход щий в это врем на вход Т сигнал CD через элемент И 25.1 на счетный вход счетчика 26 импульсов переключает его в первое состо ние только после окончани сигнала CD (по его срезу). При этом с первого выхода счетчика 26 импульсов поступает разрешающий сигнал на второй вход элемента И 25,2. Следующий синхросигнал CD первой цифровой строки номера повтор ющегос участка, поступающий на первый вход элемента И 25.2, вырабатывает первый тактовый сигнал 1Т. Сигнал 1Т поступает в блок 18 регистров и стробирует запись с выходной шины данных мультиплексора 13 в старшие разр ды блока 18 регистров первой цифровой строки номера повтор ющегос участка. По окончании сигнала 1Т распределитель 12 импульсов переключаетс во второе состо ние. Следующа (втора ) цифрова строка по сигналу 2 записываетс в следующие разр ды блока 18 регистров, и т.д. По окончании записи числового значени номера повтор ющегос участка программы в блок 18 регистров в распределителе 12 импульсов вырабатываетс сигнал 4Т, который поступает на триггер 22 и элемент ИЛИ 20. Сигнал с элемента ИЛИ 20 стробирует запись информации с блока 18 регистров по шине адреса в блок 3Before operation, the system is reset by a reset signal to the initial state, at which the switch 2 is in the mode of data transfer from the program input device 1 to the block 4, the first key 8 is open, and the second key 10 is in the closed state. On the Start signal, the program input device 1 is started via the first public key 8 and information from the punched tape enters the switch 2, where it is transmitted to block 4 through multiplexer 13 and processed by the drive control unit 11. This continues until the address line appears in the program. The number of the repeated program section, according to which in switch 2 on decoder 14, signal 1 is output to input S of pulse distributor 12, where the trigger sets (fig. 3) 24 into one state, permitting the operation of the distributor 12 then to the counting T-input. The signal CD arriving at this time at the input T through the element I 25.1 to the counting input of the pulse counter 26 switches it to the first state only after the termination of the signal CD (according to its cut). In this case, from the first output of the pulse counter 26, the enabling signal arrives at the second input of the And 25.2 element. The next CD sync signal of the first digital line of the repeating section number, which arrives at the first input of the And 25.2 element, generates the first 1T clock signal. The 1T signal is fed to register block 18 and gates recording from the output data bus of multiplexer 13 to the higher bits of block 18 of the registers of the first digital line of the repeating segment number. At the end of the 1T signal, the pulse distributor 12 switches to the second state. The next (second) digital line at signal 2 is written into the next bits of register block 18, and so on. After the recording of the numerical value of the number of the repeating program section in the register 18 block in the pulse distributor 12, a 4T signal is generated, which is fed to the trigger 22 and the OR 20 element. The signal from the OR 20 element gates the recording of information from the 18 register block on the address bus to the 3 block
пам ти, где счетчик 32 адреса и соединенный с ним накопитель 33 пам ти устанавливаютс в соответствующий информации адрес. Сигнал с триггера 22, поступающийa memory, where the address counter 32 and the memory drive 33 connected to it are set to the corresponding address information. Signal from trigger 22, incoming
5 на вход S распределител 12 импульсов, устанавливает его в исходное состо ние, а поступающий на выход коммутатора 2 по цепи Ввод-вывод в блок 3 пам ти, устанавливает его в режим ввода и через элемент5 to the input S of the distributor 12 pulses, sets it to the initial state, and the input to the output of the switch 2 through the I / O circuit to the memory block 3, sets it to the input mode and through the element
0 ИЛИ 7 в виде сигнала Пуск разрешает работу блока 3 пам ти в режиме ввода. Информаци с устройства 1 ввода программы одновременно с передачей в блок 4 при этом записываетс и в блок 3 пам ти следу5 ющим образом (см. фиг.4). Режим ввода устанавливает разрешающий потенциал на входе D распределител 31 импульсов и переводит накопитель 33 пам ти в режим записи . С приходом строки информации по0 OR 7 as a start signal enables the operation of block 3 of the memory in input mode. Information from the program input device 1 at the same time as being transferred to block 4 is then recorded in memory block 3 as follows (see Fig. 4). The input mode sets the enabling potential at the input D of the pulse distributor 31 and switches the memory 33 of the memory to the write mode. With the arrival of a line of information on
0 первой шине данных по сигналу синхродо- рожки CD1 распределитель 31 импульсов устанавливаетс в состо ние, разрешающее его работу по счетному входу, на который поступают импульсы с генератора 280, by the first data bus on the CD1 sync signal, the pulse distributor 31 is set to the state permitting its operation at the counting input to which the pulses are received from the generator 28
5 через элемент И 29 и при разрешающих потенциалах на его первом и втором входах (есть Пуск и нет Стоп). Первый импульс по срезу переводит распределитель 31 импульсов в первое состо ние. По второму им0 пульсу вырабатываетс сигнал 1Т, поступающий на вход Выбор кристалла СЕ накопител 33 пам ти, по которому информаци с первой шины данных записываетс в пам ть. Следующий сигнал 2Т с5 through element I 29 and at resolving potentials at its first and second inputs (there is a Start and no Stop). The first pulse slice translates the pulse distributor 31 into the first state. On the second pulse, a 1 T signal is generated, which is fed to the input of the Selection of the CE chip of the memory drive 33, according to which information from the first data bus is written into the memory. Next 2T signal with
5 распределител 31 импульсов поступает на счетный вход счетчика 32 адреса и переключает его в следующее состо ние. Выходы счетчика 32 адреса, подключенные к адресным входам накопител 33 пам ти, измен 0 ют его адрес. По сигналу ЗТ распределитель 31 импульсов возвращаетс в исходное состо ние и готов к приему информации со следующей строки программы. Такой процесс записи информации в блок 3 пам ти5, the pulse distributor 31 enters the counting input of the address counter 32 and switches it to the next state. The outputs of the counter 32 addresses connected to the address inputs of the memory drive 33 change its address. At the ST signal, the pulse distributor 31 returns to the initial state and is ready to receive information from the next program line. This process of recording information in memory block 3
5 будет продолжатьс до по влени в программе строки с адресом Конец повтор ющегос участка, который тоже записываетс в пам ть и по которому в коммутаторе 2 на дешифраторе 15 выдел етс 5 will continue until the program displays a line with the address. The end of the repeating section, which is also recorded in the memory and according to which in switch 2 on the decoder 15 is allocated
0 сигнал, поступающий через элемент 19 задержки сигнала на элементы ИЛИ 20,21.0 signal arriving through the element 19 of the signal delay on the elements OR 20,21.
Сигнал с элемента ИЛИ 21 переключает триггер 22, который по цепи Ввод-вывод переводит блок 3 пам ти в режим вывода иThe signal from the OR element 21 switches the trigger 22, which along the I / O circuit puts the memory block 3 into the output mode and
5 через элемент ИЛИ 7 останавливает работу блока 3 пам ти. Сигнал с элемента ИЛИ 20 повторно стробирует запись хран щейс информации в блоке 18 регистров по шине адреса в блок 3 пам ти, устанавлива его в начальный адрес записанного участка программы . Далее с программы в коммутатор 2 поступает строка с адресом Число повторений , по которому на дешифраторе 16 выдел етс сигнал, поступающий на вход распределител 17 импульсов и разрешающий его работу по входу Т, на который поступает в это врем сигнал синхродорожки CD, по окончании которого распределитель 17 импульсов устанавливаетс в первое состо ние .5 through the element OR 7 stops the operation of the memory block 3. The signal from the OR element 20 re-gates the recording of stored information in register block 18 via the address bus to memory block 3, setting it to the starting address of the recorded program section. Next, from the program, switch 2 receives the line with the address Number of repetitions, by which the decoder 16 extracts a signal, which arrives at the input of the pulse distributor 17 and allows it to work at the input T, to which the CD sync track signal arrives at this time, after which the distributor 17 pulses are set to the first state.
Далее с программы поступает следующа за адресом цифрова строка с числом повторений. По сигналу синхродорожки, сопровождающей строку программы, в распределителе 17 вырабатываетс сигнал 1Т, который по шине Число повторений стро- бирует его запись в счетчик циклов и сбрасывает по входу распределитель 17 импульсов в исходное состо ние. Записанное в счетчик 5 циклов число мен ет состо ние элемента 6 индикации нул , сигнал с которого, поступающий на управл ющий вход мультиплексора 13, переключает его в режим передачи данных от блока 3 пам ти в блок 4, Одновременно сигнал с элемента 6 индикации нул , поступа на первый ключ 8, закрывает его, а через инвертор 9 открывает второй ключ 10. Первый ключ 8 останавливает устройство 1 ввода программы, а второй ключ 10 через элемент ИЛИ 7 включает блок 3 пам ти в работу, который был ранее установлен в режим вывода. Вывод информации из блока 3 пам ти происходит следующим образом (см. фиг.4). В режиме вывода накопитель 33 пам ти устанавливаетс в режим считывани , а через элемент НЕ 30 на S-вход распределител 31 импульсов подаетс потенциал, устанавливающий его в состо ние, разрешающее работу по Т-входу. По сигналу Пуск (при отсутствии сигнала Стоп) импульсы с генератора 28 через элемент И 29 поступают на Т-вход распределител 31 импульсов, на выходе которого вырабатываетс последовательность тактовых импульсов 1Т, 2Т, ЗТ. По такту 1Т происходит выбор данных в накопителе 33 пам ти по исходному адресу и формирование укороченного импульса CD2 формирователем 34 импульсов, которые по второй шине данных передаютс в коммутатор 2 на мультиплексор 13 и далее в блок 4. По такту 2Т счетчик 32 адреса переключает накопитель 33 пам ти в следующий адрес. По такту ЗТ распределитель 31 импульсов возвращаетс в исходное состо ние. Далее, начина с 1Т, процесс повтор етс . Вывод информации из блока 3 пам ти будет продолжатьс до по влени во второй шине данных информации Конец повтор ющегос участка, по которой в коммутаторе 2 наNext, the program receives the next digital line with the number of repetitions. The sync track signal accompanying the program line in the distributor 17 generates a signal 1Т, which over the bus the number of repetitions builds its record in the cycle counter and resets the distributor 17 pulses to the initial state on the input. The number recorded in the counter 5 cycles changes the state of the zero indication element 6, the signal from which, coming to the control input of the multiplexer 13, switches it to the data transfer mode from the memory block 3 to the block 4, simultaneously the signal from the zero indication element 6, acting on the first key 8, closes it, and through the inverter 9 opens the second key 10. The first key 8 stops the program input device 1, and the second key 10 switches the memory unit 3 into operation, which was previously set to output mode . Information is output from memory block 3 as follows (see FIG. 4). In the output mode, the memory drive 33 is set to read mode, and through the NOT 30 element, a potential is applied to the S input of the pulse distributor 31, setting it in the state permitting operation via the T input. According to the Start signal (in the absence of a Stop signal), the pulses from the generator 28 through the element 29 are fed to the T input of the pulse distributor 31, the output of which produces a sequence of 1T, 2T, 3T clock pulses. In the 1T cycle, data is selected in the memory drive 33 by the source address and the shortened CD2 pulse is generated by the pulse shaper 34, which are transmitted to Switch 2 on the second data bus to multiplexer 13 and then to block 4. By the 2T clock, the address counter 32 switches the drive 33 memory to the next address. In an ST stroke, the pulse distributor 31 returns to its original state. Next, starting at 1T, the process repeats. Information output from memory block 3 will continue until information appears on the second data bus. The end of the repeating section, along which in switch 2
дешифраторе 15 выдел етс сигнал, который через элемент 19 задержки сигнала на элемент ИЛИ 20 снова стробирует запись хран щейс информации в блоке 18 регист- ров по шине адреса в блок 3 пам ти, устанавлива его вновь в начальный адрес записанного ранее участка программы. Одновременно сигнал с дешифратора 15 через элемент 19 задержки сигнала поступает наDecoder 15 extracts a signal that, through element 19, the delay of the signal per element OR 20 again gates recording the stored information in register register 18 via the address bus to memory block 3, setting it again to the starting address of the previously recorded program section. At the same time, the signal from the decoder 15 through the element 19 of the signal delay arrives at
0 вычитающий вход счетчика 5 циклов и уменьшает установленное в нем число повторений на единицу. Повторный вывод информации из блока 3 пам ти производитс такое число раз, какок записано в счетчике0 subtracting the input of the counter 5 cycles and reduces the number of repetitions set in it by one. Repeated output of information from memory block 3 is performed as many times as recorded in the counter.
5 5 циклов. При обнулении счетчика 5 циклов сигнал с элемента 6 индикации нул устанавливает систему в исходное состо ние на передачу информации из устройства 1 ввода программы в блок 4. Следующий сигнал5 5 cycles. When zeroing the counter of 5 cycles, the signal from the zero indication element 6 sets the system to its initial state for transmitting information from the program input device 1 to block 4. The next signal
0 Пуск включает устройство 1 ввода программы дл продолжени работы от перфоленты .0 The start-up includes a program input device 1 to continue operation from punched tape.
Если по характеру работы системы многократно повтор ющиес участки програм5 мы всегда отличны друг от друга, можно упростить схему коммутатора 2, исключив из нее распределитель 12 импульсов и блок 18 регистров, а выход дешифратора 14 соединить с вторым входом элемента ИЛИ 20,If according to the nature of the system's operation of repeatedly repeated program sections, we are always different from each other, it is possible to simplify the circuit of switch 2 by eliminating the distributor 12 pulses and register block 18, and the output of the decoder 14 is connected to the second input of the element OR 20,
0 выход которого соединить с входом установки в нуль (на схеме не показано) счетчика 32 адреса, т.е. все повтор ющиес участки программы в этом случае будут вводитьс в блок 3 пам ти, начина всегда с одного и того же0 whose output is connected to the setup input to zero (not shown in the diagram) of the address counter 32, i.e. In this case, all the repeated program sections will be entered into the memory block 3, always starting with the same
5 (нулевого) адреса с одновременным стиранием предыдущей записи. В программе при этом команда Номер повтор ющегос участка будет называтьс Начало повтор ющегос участка и содержать только одну5 (zero) addresses while erasing the previous entry. In the program, the command Number of the repeated section will be called the Start of the repeated section and contain only one
0 строку перфоленты. В этом случае можно также исключить из схемы дешифратор 15 и элемент ИЛИ 21, при этом выход дешифратора 16 соединить с входом элемента 19 задержки сигнала, выход которого соеди5 нить с R-входом триггера 22. При этом из программы исключаетс команда Конец участка, а ее функцию будет выполн ть адресна строка Число повторений, котора будет записыватьс в блок 3 пам ти.0 string punched tape. In this case, it is also possible to exclude the decoder 15 and the OR 21 element from the circuit, while the output of the decoder 16 is connected to the input of the delay element 19 of the signal, the output of which is connected to the R input of the trigger 22. In this case, the End Section command is excluded from the program. the function will be performed by the address line Number of repetitions, which will be recorded in memory block 3.
0 В счетчике 5 циклов вход Запрет введен дл .исключени его работы в режиме вычитани при его нулевом состо нии. Счетчик 5 циклов дл упрощени описани используетс в однодекадном исполнении.0 In the 5-cycle counter, the Inhibit input is entered to exclude its operation in the subtraction mode in its zero state. A counter of 5 cycles is used in a one-decade version to simplify the description.
Claims (3)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU894744554A SU1681298A1 (en) | 1989-09-27 | 1989-09-27 | Path program control system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU894744554A SU1681298A1 (en) | 1989-09-27 | 1989-09-27 | Path program control system |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1681298A1 true SU1681298A1 (en) | 1991-09-30 |
Family
ID=21472278
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU894744554A SU1681298A1 (en) | 1989-09-27 | 1989-09-27 | Path program control system |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1681298A1 (en) |
-
1989
- 1989-09-27 SU SU894744554A patent/SU1681298A1/en active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 1241196, кл. G 05 В 19/18, 1987. Авторское свидетельство СССР № 408276, кл. G 05 В 19/18, 1981. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3470542A (en) | Modular system design | |
EP0506330A2 (en) | A communications system and a system control method | |
SU1681298A1 (en) | Path program control system | |
PL116724B1 (en) | Method and system for executing data processing instructions in a computer | |
US3967245A (en) | Traffic signal control device with core memory | |
SU1179356A1 (en) | Information input-output device | |
SU1001449A1 (en) | Multichannel code-to-time internal converter | |
SU1269139A1 (en) | Device for checking digital units | |
RU2058603C1 (en) | Memory unit | |
SU1173414A1 (en) | Program control device | |
SU1695266A1 (en) | Multichannel device for program-simulated control | |
SU1200343A1 (en) | Storage for telegraph apparatus | |
KR100205589B1 (en) | Memory accessing circuit for time-switch | |
SU1734098A1 (en) | Device for interfacing computer with group of peripherals | |
SU1236492A1 (en) | Exchange channel of multicomputer complex | |
SU1638793A1 (en) | Multichannel programmable pulse generator | |
SU1476464A1 (en) | Single-bit processor of programmed controller | |
SU1288708A1 (en) | Interface for linking digital computer with magnetic tape stores | |
SU1725222A1 (en) | Device for stochastic checking microprocessing units | |
SU1513440A1 (en) | Tunable logic device | |
SU1038926A1 (en) | Test setting device | |
SU1711202A1 (en) | Data card reader | |
SU1425683A1 (en) | Device for debugging software/hardware blocks | |
SU1416995A1 (en) | Device for monitoring digital units | |
SU890442A1 (en) | Device for testing rapid-access storage units |