SU1670788A1 - Frequency divider of sequence of pulses with variable fractional coefficient of division - Google Patents

Abstract

Изобретение относитс  к импульсной технике и может быть использовано в устройствах автоматики, вычислительной и измерительной технике. Цель изобретени  - повышение надежности функционировани  достигаетс  путем введени  в делитель счетчика 8 импульсов, инвертора 9, элемента ИЛИ 10, элемента задержки 11 и образовани  новых функциональных св зей. Кроме того, делитель содержит генератор 1 тактовых импульсов, счетчики 2, 4, 6 импульсов, элемент сравнени  кодов 3, регистры 7, 13 пам ти, шины 14, 15, 12 и 5 первую кодовую, вторую кодовую, управлени  и выходную соответственно. 2 ил.The invention relates to a pulse technique and can be used in automation devices, computing and measuring equipment. The purpose of the invention is to increase the reliability of operation by introducing impulses 8, an inverter 9, an element OR 10, a delay element 11 and forming new functional connections into the counter of the counter. In addition, the divider contains a clock pulse generator 1, counters 2, 4, 6 pulses, a comparison element of codes 3, registers 7, 13 of memory, buses 14, 15, 12 and 5 first code, second code, control and output, respectively. 2 Il.

Description

ёyo

О xjAbout xj

О vj 00 00About vj 00 00

Щиг1Schig1

Изобретение относитс  к импульсной технике и может быть использовано в устройствах автоматики, вычислительной и измерительной технике.The invention relates to a pulse technique and can be used in automation devices, computing and measuring equipment.

Цель изобретени  - повышение надежности функционировани .The purpose of the invention is to increase the reliability of operation.

На фиг.1 приведена электрическа  структурна  схема устройства; на фиг.2 - временные диаграммы, по сн ющие его работу .Figure 1 shows the electrical block diagram of the device; 2 shows timing diagrams for his work.

Устройство содержит генератор 1 тактовых импульсов, выход которого подключен к счетному входу первого счетчика 2 импульсов , информационные выходы которого подключены к первой группе информационных входов элемента 3 сравнени  кодов , втора  группа информационных входов которого подключена к информационным выходам второго счетчика 4 импульсов , а выход - к выходной шине 5, третий счетчик 6 импульсов, информационные входы которого подключен к информационным выходам первого :гистра 7 пам ти, четвертый счетчик 8 импульсов, инвертор 9, элемент ИЛИ 10, элемент 11 задержки, вход которого подключен к выходу элемента 3 сравнени  кодов, а выход к счетному входу третьего счетчика б импульсов , выход переноса которого подключен к счетному входу второго счетчика 4 импульсов, причем, входы разрешени  записи второго и третьего счетчиков 4 и 6 импульсов подключены к выходу элемента ИЛИ 10, первый вход которого подключен к шине 12 управлени , а второй вход - к выходу переноса четвертого счетчика 8 импульсов , счетный вход которого подключен к выходу инвертора 11, вход которого подключен к выходу элемента 11 задержки и к входу сброса первого счетчика 2 импул1- сов, причем информационные входы второго счетчика 4 импульсов подключены к информационным выходам второго регистра 13 пам ти, а информационные входы первого и второго регистров 7 и 13 пам ти подключены соответственно к первой и второй кодовым шинам 14 и 15 установки кодов дробной и целой частей коэффициента делени .The device contains a clock pulse generator 1, the output of which is connected to the counting input of the first counter 2 pulses, whose information outputs are connected to the first group of information inputs of the code comparison element 3, the second group of information inputs of which are connected to the information outputs of the second counter 4 pulses, and the output output bus 5, the third pulse counter 6, the information inputs of which are connected to the information outputs of the first: memory gist 7, fourth pulse counter 8, inverter 9, elements OR 10, a delay element 11, the input of which is connected to the output of the code comparison element 3, and an output to the counting input of the third pulse counter b, the transfer output of which is connected to the counting input of the second counter of 4 pulses, moreover, the recording enable inputs of the second and third counters 4 and 6 pulses are connected to the output of the element OR 10, the first input of which is connected to the control bus 12, and the second input to the transfer output of the fourth counter of 8 pulses, the counting input of which is connected to the output of the inverter 11, the input of which is connected to the output of the delay 11 and to the reset input of the first counter 2 impulses, the information inputs of the second counter 4 pulses are connected to the information outputs of the second memory register 13, and the information inputs of the first and second memory registers 7 and 13 are connected respectively to the first and second code points tires 14 and 15 of setting the fractional and integer part codes of the division factor.

Устройство работает следующим образом .The device works as follows.

На кодовых шинах 14 и 15 устанавливаетс  исходный код коэффициента делени . Коэффициент делени  определ етс  за полный цикл делени  счетчика 8 какOn code buses 14 and 15, the source code of the division factor is set. The division ratio is determined for a full cycle of dividing counter 8 as

IfOIfo

K K1 m K K1 m

К1 - код, установленный на шине 15; К2 - код, установленный на шине 14; m - емкость счетчика 8.K1 - code installed on the bus 15; K2 - code installed on the bus 14; m - the capacity of the counter 8.

Цела  часть коэффициента делени  К1 принимает значение от 1 до (2п-2), где п - разр дность счетчика 4, Разр дность счетчика 2 соответствует разр дности счетчика 4.The integral part of the division factor K1 takes a value from 1 to (2n-2), where n is the width of counter 4, the width of counter 2 corresponds to the size of counter 4.

Разр дность дробной части коэффициента делени  К2 задаетс  требуемой точностью синтезируемой частоты и определ етс  разр дностью счетчика 6 иThe fractional part of the division factor K2 is set by the required accuracy of the synthesized frequency and determined by the digit of counter 6 and

счетчика 8.counter 8.

Команда Пуск с шины 12 через элемент ИЛИ 10 поступает на управл ющие входы счетчиков б и 4. По этой команде происходит запись исходного кода делени The Start command from bus 12 through the element OR 10 goes to the control inputs of counters b and 4. This command records the source code of the division.

в счетчики б и 4. Счетчик 2 считает частоту генератора 1 опорной частоты. При сравнении кода с выхода счетчика 2 с кодом, записанным в счетчик 4, элемент 3 сравнени  кодов формирует импульс, которыйcounters b and 4. Counter 2 counts the frequency of the reference frequency generator 1. When comparing the code from the output of counter 2 with the code recorded in counter 4, the code comparison element 3 generates a pulse, which

поступает на выходную шину 15. Этот же импульс, пройд  через элемент задержки 11, поступает на счетный вход счетчика 6 и иерез инвертор 9 на счетный вход счетчика 8, т.е. прибавл етс  к дробной частиarrives at the output bus 15. This same pulse, having passed through the delay element 11, is fed to the counting input of counter 6 and through the inverter 9 to the counting input of counter 8, i.e. added to the fractional part

исходного кода делени  и записываетс  в счетчик 8. Он же обнул ет счетчик 2 и цикл повтор етс . Формирование выходных импульсов с периодом целой части исходного кода происходит до тех пор, пока неthe source code of the division is recorded in counter 8. He then zeroed counter 2 and the cycle repeats. Formation of output pulses with a period of the whole part of the source code occurs until

заполнитс  счетчик 6 и не сформируетс  импульс переноса в счетчик 4. После чего произойдет изменение коэффициента делени  и соответственно изменитс  период следовани  синтезируемой частоты. Генераци  частоты с измененным периодом будет происходить до тех пор пока не заполнитс  счетчик 8 и не сформирует импульс восстановлени  исходного кода. По восстановленному коду синтезируетс  частота с исходным периодом следовани  импульсов .the counter 6 is filled and the transfer pulse to the counter 4 is not formed. After that, the division factor will change and the follow-up period of the synthesized frequency will change accordingly. Frequency generation with a modified period will occur until counter 8 is filled and generates a source code restore impulse. The frequency with the initial pulse following period is synthesized using the recovered code.

При делении на целое число, коррекции коэффициента делени  не происходит в результате восстановлени  исходного кода делени  в счетчике 6 импульсов с выхода счетчика 8,When divided by an integer, the division factor correction does not occur as a result of restoring the original division code in the counter 6 pulses from the output of the counter 8,

Claims (1)

Формула изобретени  Делитель частоты следовани  импуль0 сов с переменным дробным коэффициентом делени , содержащий генератор опорной частоты, выход которого подключен к счетному входу первого счетчика импульсов , информационные выходы которогоThe invention The pulse frequency divider with variable fractional fractional ratio, containing the reference frequency generator, the output of which is connected to the counting input of the first pulse counter, the information outputs of which 5 подкпючены к первой группе информационных входов элемента сравнени  кодов, втора  группа информационных входов которого подключена к информационным входам второго счетчика импульсов, а выход - к выходной шине, третий счетчик импульсов , информационные входы которого подключены к информационным выходам первого регистра пам ти, отличающийс  тем, что, с целью повышени  надежности функционировани , в него введены четвертый счетчик импульсов, инвертор, элемент ИЛИ, шина управлени , элемент задержки, вход которого подключен к выходу элемента сравнени  кодов, а выход счетному входу третьего счетчика импульсов , выход переноса которого подключен к счетному входу второго счетчика импульсов , причем входы разрешени  записи второго и третьего счетчиков импульсов подключены к выходу элемента ИЛИ, первый вход которого подключен к шинеупраа1 I i 11 i i iti 111 I i i I i 11 i i i i i i i 11 i i i и i и i i . i 11 i i и п 11 и 11 MI i и и им и т 1.. 1 nnnrijri пп п пппппппппп n Q Sri пппппппппппппппп5 are connected to the first group of information inputs of the code comparison element, the second group of information inputs of which are connected to the information inputs of the second pulse counter, and the output to the output bus, the third pulse counter, information inputs of which are connected to the information outputs of the first memory register, that, in order to increase the reliability of operation, a fourth pulse counter, an inverter, an OR element, a control bus, a delay element, whose input is connected to the output of the code comparison, and the output is the counting input of the third pulse counter, the transfer output of which is connected to the counting input of the second pulse counter, and the write enable inputs of the second and third pulse counters are connected to the output of the OR element, the first input of which is connected to the bus I1 and 11 ii 111 I ii I I 11 iiiiiii 11 iii and i and ii. i 11 i i and p 11 and 11 MI i and and them and m 1 .. 1 nnnrijri pp p ppppppppp n n Sri ppppppppppppppp J 7 I-I I-I Ч I-I I-II-I П . П 1-I П I-1П I- 01-I П I-I П ПJ 7 I-I I-I P I-I I-II-I P. P 1-I P I-1P I-01-I P I-I P P пP 00 лени , а второй вход - к выходу переноса четвертого счетчика импульсов, счетный вход которого подключен к выходу инвертора вход которого подключен к выходу элемента задержки и к входу сброса первого счетчика импульсов, введен также второй регистр пам ти, причем информационные входы второго счетчика импульсов подключены к информационным выходам второго регистра пам ти, а информационные входы первого и второго регистров пам ти подключены соответственно к кодовой шине установки кода дробной части коэффициента делени  и 5торой кодовой шине установки кода целой части коэффициента делени .The second input is connected to the transfer output of the fourth pulse counter, the counting input of which is connected to the output of the inverter whose input is connected to the output of the delay element and to the reset input of the first pulse counter, the second memory register is also entered, and the information inputs of the second pulse counter are connected to information outputs of the second memory register, and information inputs of the first and second memory registers are connected respectively to the code bus to set the code of the fractional part of the division factor and the second code bus installation code integer part of the division factor. пP пP оabout