SU1649540A1 - Микропрограммное устройство управлени - Google Patents

Abstract

Изобретение относитс  к цифровой вычислительной технике, в частности к микропрограммным устройствам управлени , и может быть использовано в вычислительных системах, устройствах св зи, контрольно-измерительных приборах , системах управлени  внешними устройствами и в процессорах специального назначени . Целью изобретени   вл етс  сокращение емкости управл и ющей пам ти. Устройство содержит блок 1 ввода команды, блок 2 формировани  микроопераций, первый и второй блоки 3, 4 формировани  адреса, блок 5 управлени  последовательностью микрокоманд , адресный регистр 6, конвейерный регистр 7, управл ющую пам ть 8 и дешифратор 9 микроинструкций. Цель достигаетс  особой организацией полей управл ющей пам ти, что позвол ет уменьшить ее разр дность, а также использованием возможности работать без приращени  адреса микрокоманды, т.е. обеспечивать выполнение одной и той же микрокоманды любое количество раз, что упрощает микропрограммное обеспечение по обслуживанию запросов прерывани . 4 з.п 0 ф-лы. 5 ил. (Л С

Description

Изобретение относитс  к цифровой вычислительной технике, в частности к микропрограммным устройствам управ - лени , и может быть использовано в вычислительных системах, устройствах св зи, контрольно-измерительных приборах , системах управлени  внешними устройствами и в процессорах специального назначени .

Цель изобретени  - сокращение емкости управл ющей пам ти.

На фиг. 1-5 представлены соответственно структурные схемы микропрограммного устройства управлени , блока ввода команды, блока формировани 

микроопераций, первого и второго блоков формировани  адреса.

Микропрограммное устройство управлени  (фиг о 1) содержит блок 1 ввода команды, блок 2 формировани  микроопераций , первый и второй блоки 3 и 4 формировани  адреса, блок 5 управлени  последовательностью микрокоманд, выполненный на БИС 1804 ВУ4, адресный регистр 6, конвейерный регистр 7, управл ющую пам ть 8 с выходами полей 8,1-8.4, дешифратор 9 микроинструкций , вход 10 кода команды, вход 11 (запросов прерываний, вход 12 начальной установки, вход 13 синхронизации,

2

СО

S

выход 14 микроопераций и вход 15 сопровождени  команды.

Блок 1 (фиг, 2) образуют шинный формирователь 16, первый регистр 17, дешифратор 18 команд и второй регистр 19.

Блок 2 (фиг. 3) включает мультиплексор 20, счетчик 21 и узел 22 посто нной пам ти с пол ми 22.1 и 22.20

Блок 3 (фиг. 4) содержит дешифратор 23 кода считывани , триггер 24 услови , арифметико-логический узел 25, первый регистр 26 адреса, one- ративную пам ть 27, регистр 28 кон- станты, второй регистр 29 адреса и элемент НЕ 30„

Блок 4 (фиг, 5) состоит из элемента И 3t, элемента НЕ 32, таймера 33, узла 34 приоритетного прерывани , дешифратора 35 векторного адреса, триггера 36 прерывани  и триггера 37 разрешени  счета.

Устройство работает следующим об- разом.

При подаче на вход 12 сигнала начальной установки регистр 7 обнул етс  и на вход кода операции блока 5 поступает код 0000 Переход к нулево- му адресу, что приводит к выдаче из блока 5 по адресному выходу адреса микрокоманды.A t О

Через регистр 6 нулевой адрес поступает на адресный вход пам ти 8, и производитс  выборка первой микрокоманды микропрограммы, реализующей процедуру начального пуска.

Микропрограммы размещаютс  в па- м ти 8 и представл ют собой совокуп- ность различных микрокоманд. Кажда  микрокоманда состоит из М разр дов, сгруппированных в отдельные пол . Поле 8.1 содержит сигналы управлени  преобразованием адреса, которые преобразуютс  дешифратором 23 в сигналы подключени  выходов регистров 6, 17 и 28, узла 25 и пам ти 27 к информационному входу регистра 29. Поле 8оЗ содержит сигналы, имеющие многофункциональное назначение в зависимости от сопровождающей его микроинструкции , код которой хранитс  в поле 8,4. Сигналы пол  8.4 преобразуютс  дешифратором 9, простробированным синхротактами, поступающими с входа 13, в сигналы микроинструкции, предназначенные дл  местного управлени ..

Q

0 5 0 5

5

По каждому синхротакту код операции , хран щийс  в поле 8,1, записываетс  в регистр 7, и на вход кода операции блока 5 поступает код новой операции, по которому блок 5 формирует адрес следующей микрокоманды: А : А + 1

Из пам ти 8 производитс  выборка следующей микрокоманды микропрограммного начального пуска и т.д. Заканчиваетс  микропрограмма начального пуска установкой устройства в режим ожидани .

Режим ожидани  организован следующим образом.

Началом режима ожидани   вл етс  сброс триггера 37 одной из микроинструкций , формируемых дешифратором 9. Триггер 37 устанавливаетс  в нулевое состо ние, и на вход разрешени  счета блока 5 поступает сигнал низкого уровн , что блокирует приращение адреса микрокоманды

А А

Из пам ти 8 считываетс  одна и та же микрокоманда Таким образом, устройство находитс  в режиме ожидани , выйти из которого может только при по влении на выходе узла 34 обобщенного запроса прерывани , устанавливающего триггер 37 в единичное состо ние. В этом случае на вход разрешени  счета блока 5 поступает сигнал высокого уровн , что разрешает приращение адреса микрокоманды

А : А + 1

Режим ожидани  на этом заканчиваетс  о

Условием окончани  режима ожидани   вл етс  наличие запросов прерывани  на входах узла 34. При этом узел 34 решает вопрос о приоритетах при поступлении нескольких запросов одновременно. Управление узлом 34 осуществл етс  сигналами пол  8.3, поступающими на вход задани  текущего приоритета, и соответствующей микроинструкцией , поступающей на вход задани  режима. Узел 34 формирует вектор прерывани , соответствующий приоритету поступившего запроса, и выдает обобщенный запрос прерывани , заканчивающий режим ожидани  и устанавливающий через триггер 36, элементы И 31 и НЕ 32 сигнал услови  на втором входе логических условий блока 5.

516495406

При наличии на входе кода операции вкод регистра 6 через блок 5 трансли- блока, 5 кода 0110 Условный переход руетс  информаци  с выхода регистра

- блок 5

к адресу внешнего источника выдает сигнал выбора источника адреса , подключающий выход дешифратора 35, выполненный по схеме с трем  состо ни ми , к адресному входу блока 5, и транслирует полученную информацию на адресный вход регистра 6. Информа- 10 Р 25, в которое он устанавливаетс 

сигналом, формируемым узлом 2Ь. Узел 25 может быть выполнен на

29, выполненного по схеме с трем  состо ни ми и подключаемого сигналом разрешени  записи, формируемым блоком 5. Наличие сигнала признака результата на выходе блока 3 обеспечиваетс  единичным состо нием триггеци  на выходе дешифратора 35 представл ет собой дешифрированный из вектора прерывани  начальный адрес микропрограммы, обслуживающей поступивший запрос. Одним из запросов прерывани , поступающих в узел 34  вл етс  сигнал, формируемый таймером 33. Таймер 33 предназначен дл  организации паузы ожидани  произвольной длительности . Дл  этого из пол  8.3 в таймер 33 записываетс  информаци , представл юща  собой число синхротак- тов, равное длительности паузы ожидани . Управление таймером осуществл етс  микропрограммно соответствующей микроинструкцией, поступающей с выхода дешифратора 9. Затем устанавливаетс  режим ожидани . Отсчитав заданное число синхротактов, поступаБИС 1804 ВС1 и предназначен дл  модификации текущего адреса микропро-

J5 граммы, хран щегос  в регистре 6,

и использовани  его в качестве адреса перехода на другую микропрограмму, а также дл  организации зацикливани  внутри микропрограммы. Дл  этого в

20 один из внутренних регистров узла 25, выбранный сигналами пол  8.3, записываетс  через регистр 20 константа, соответствующа  заданному числу циклов . Триггер 24 предварительно обну25 л етс . Затем в конце каждого цикла микропрограммы производитс  уменьшение содержимого выбранного регистра узла 25 до по влени  признака нулевого результата на выходе узла 25,

ющих на синхровход таймера 33, послед-30 который через триггер 24 и элемент ний выдает в узел 34 запрос прерыва- НЕ 30 Формирует сигнал услови , по- ни 

L, заканчивающий режим ожидани . Такой вариант режима ожидани   вл етс  стартстопным режимом с паузой ожидани  произвольной длительности.

При наличии на входе кода операции блока 5 кода 0010 Переход к адресу из дешифратора команд блока 5 выдает сигнал разрешени  загрузки команды, подключающий выход дешифратора 18, выполненный по схеме с трем  состо ни ми, к адресному входу блока 5, и транслирует полученную информацию на адресный вход регистра 6. Информаци  на выходе дешифратора 18 представл ет собой дешифрированный из кода команды начальный адрес микропрограммы , обслуживающей поступившую на вход 10 команду. Команда с входа 10 транслируетс  через формирователь 16 на информационный вход регистра 19. Запись команды в регистр 19 производитс  сигналом сопровождени  команды, поступающим с входа 15 на синхровход регистра 19.

При других кодах операции условного перехода и наличии сигнала признака результата на первом входе логических условий блока 5 на адресный

35

40

ступающий на первый вход логических условий блока 5. Таким образом осуществл етс  условный переход на адрес , записанный предварительно в регистр 29, что означает конец зацикливани . Использование нескольких внутренних регистров узла 25 позво- л ет реализовать выполнение микропрограммы с циклами разных уровней (цикл в цикле).

Адрес перехода, хран щийс  в регистре 29, может быть получен из нескольких источников: из регистров 6, 17 и 28; из узла 25; из пам ти 27, выходы которых выполнены по схеме с трем  состо ни ми. Подключение любого из этих источников осуществл етс  сигналами, формируемыми дешифратором 23 из сигналов пол  8,2.

Пам ть 27 совместно с регистром 26 представл ет собой буферную па- мт ь дл  хранени  информации.

Управление узлом 25, пам тью 27, регистрами 27-29 осуществл етс  еиг- налами микроинструкций, формируемыми дешифратором 9.

Результатом работы микропрограммного устройства управлени   вл етс 

45

50

Р 25, в которое он устанавливаетс 

29, выполненного по схеме с трем  состо ни ми и подключаемого сигналом разрешени  записи, формируемым блоком 5. Наличие сигнала признака результата на выходе блока 3 обеспечиваетс  единичным состо нием триггеБИС 1804 ВС1 и предназначен дл  модификации текущего адреса микропро-

граммы, хран щегос  в регистре 6,

и использовани  его в качестве адреса перехода на другую микропрограмму, а также дл  организации зацикливани  внутри микропрограммы. Дл  этого в

один из внутренних регистров узла 25, выбранный сигналами пол  8.3, записываетс  через регистр 20 константа, соответствующа  заданному числу циклов . Триггер 24 предварительно обнул етс . Затем в конце каждого цикла микропрограммы производитс  уменьшение содержимого выбранного регистра узла 25 до по влени  признака нулевого результата на выходе узла 25,

который через триггер 24 и элемент НЕ 30 Формирует сигнал услови , по-

ступающий на первый вход логических условий блока 5. Таким образом осуществл етс  условный переход на адрес , записанный предварительно в регистр 29, что означает конец зацикливани . Использование нескольких внутренних регистров узла 25 позво- л ет реализовать выполнение микропрограммы с циклами разных уровней (цикл в цикле).

Адрес перехода, хран щийс  в регистре 29, может быть получен из нескольких источников: из регистров 6, 17 и 28; из узла 25; из пам ти 27, выходы которых выполнены по схеме с трем  состо ни ми. Подключение любого из этих источников осуществл етс  сигналами, формируемыми дешифратором 23 из сигналов пол  8,2.

Пам ть 27 совместно с регистром 26 представл ет собой буферную па- мт ь дл  хранени  информации.

Управление узлом 25, пам тью 27, регистрами 27-29 осуществл етс  еиг- налами микроинструкций, формируемыми дешифратором 9.

Результатом работы микропрограммного устройства управлени   вл етс 

выдача на выход 14 микроопераций, количество которых определ етс  целью использовани  устройства. Дл  того, чтобы количество микроопераций было независимо от разр дности пам ти 8, используетс  узел 22 произвольной разр дности. Адрес узла 22 формируетс  счетчиком 21, позвол ющим выбирать любую зону узла 22, начина  от задан- ного адреса. Начальный адрес зоны задаетс  на информационном входе счетчика 21 сигналами пол  8„3, Запись и последующий инкремент адрес в счетчике 21 осуществл ютс  сигнала- ми микроинструкции, формируемыми дешифратором 9. Таким образом производитс  последовательна  выборка микроопераций из узла 22.

Ноле 22.2 содержит один разр д, предназначенный дл  управлени  мульти плексор.ом 20, При высоком уровне сигнала пол  2202 на выход 14 через мультиплексор 20 поступают сигналы микроопераций , формируемые полем 22,1. При низком уровне сигнала пол  22.2 на выход 14 через мультиплексор 20 транслируютс  сигналы, с выхода одного из узлов 8 регистров 6, 17 и 28, узла 25, пам ти 27, что может быть использова- но дл  контрол  работы устройства вненими средствами.

Claims (5)

1. Микропрограммное устройство управлени , содержащее блок управле- ни  последовательностью микрокоманд, управл ющую пам ть и конвейерный регистр, вход установки которого под- до ключей к входу канальной установки устройства, выход пол  управлени  формированием следующей микрокоманды управл ющей пам ти соединен с информационным входом конвейерного регистра, 45 выход которого соединен с входом кода операции блока управлени  последб- вательностью микрокоманд, тактовый вход которого соединен с тактовым входом конвейерного регистра и под- JQ ключей к входу синхронизации устрой-- ства, отличающеес  тем$ что, с целью сокращени  емкости управл ющей пам ти, оно содержит блок формировани  микроопераций, адресный регистр, дешифратор микроинструкций, блок ввода команды и два блока формировани  адреса, информационные выходы которых соединены с первым информа

0 5 О 5

о 45 Q ционным выходом блока ввода команды и подключены к адресному входу блока управлени  последовательностью микрокоманд , адресный выход которого соединен с первым информационным входом адресного регистра, первый выход которого соединен с адресным входом управл ющей пам ти, выход пол  управлени  преобразованием адреса которой подключен к первому входу кода операции первого блока формировани  адреса , информационный вход-выход которого соединен с вторым информационным выходом блока ввода команды, вторым выходом адресного регистра и подключен к первому информационному входу блока формировани  микроопераций, выход которого  вл етс  выходом микроопераций устройства, вход кода команды которого подключен к информационному входу блока ввода команды, вход сопровождени  запросов прерывани  устройства подключен к входу записи запросов второго блока формировани 

адреса, первый информационный вход которого подключен к входу запросов прерывани  устройства, выход дешифратора микроинструкций соединен с входами кода операции второго блока формировани  адреса и блока формировани  микроопераций и вторым входом кода операции первого блока формировани  адреса вход стробирова- ни  дешифратора микроинструкций соединен с тактовым входом второго блока формировани  адреса, тактовым входом адресного регистра и подключен к входу синхронизации устройства, выход управлени  записью адреса и информационный выход первого блока формировани  адреса подключены соответственно к входу записи адресного регистра и информационному входу блока ввода команды, первый вход разрешени  записи которого соединен с выходами разрешени  загрузки команды блока управлени  последовательностью микрокоманд, выходы разрешени  работы конвейерного регистра и выбора источника адреса которого подключены соответственно к входу разрешени  записи первого блока формировани  адреса и к входу разрешени  выдачи адреса второго блока формировани  адреса, первый и второй входы логических условий и вход разрешени  счета блока управлени  последовательностью микрокоманд соединены соответственно с

выходом признака результата первого блока формировани  адреса, выходом прерывани  и выходом разрешени  счета второго блока формировани  адреса, вход начальной установки которого

подключен к входу начальной установки устройства, выход многофункционального пол  управл ющей пам ти соединен с вторыми информационными входами второго блока формировани  адреса и блока формировани  микроопераций, выход пол  местного управлени  управл ющей пам ти соединен с информационным входом дешифратора микроинструк- ций, входы разрешени  ввода, сопровож дени  команды и сопровождени  запросов прерываний устройства подключены соответственно к первому входу задани  режима ввода, первому и второму синхровходам блока ввода команды, второй вход задани  режима ввода которого соединен с выходом разрешени  приема команды первого блока формировани  адреса, кроме этого,

выход многофункционального пол  управл ющей пам ти соединен с информационным входом первого блока формировани  адреса.

2.Устройство по п, 1, о т л и- чающеес  тем, что блок ввода команды содержит первый регистр, вто-

рой регистр, дешифратор команд, шинный фбрмирователь, причем информационный вход блока подключен к информационному входу шинного формировател , первый информационный выход которого соединен с выходом первого регистра и  вл етс  вторым информационным выходом блока, первым информационным выходом которого  вл етс  выход дешифратора команд, информационный и стро- бирующий входы которого подключены соответственно к выходу второго регистра и к входу разрешени  записи блока, первый и второй входы задани  режима ввода и первый и второй син- хровходы блока подключены соответственно к управл ющему входу шинного формировател , входу разрешени  записи первого регистра, синхровходу первого регистра и синхровходу вто рого регистра, информационный вход которого соединен с информационным входом/первого регистра и с вторым выходом шинного формировател .

3.Устройство по п. 1, о т л и- чающеес  тем, что блок фор- гировани  микроопераций содержит

0

0

( 5

5 5

40

45

50

счетчик, узел посто нной пам ти и мультиплексор, причем выход мультиплексора  вл етс  выходом блока, первый и второй информационные входы и вход кода операции которого  вл ютс  соответственно первым информационным входом мультиплексора, информационным входом счетчика и входом управлени  режимом работы счетчика, выход которого подключен к адресному входу узла посто нной пам ти, первый и второй выходы которого соединены соответственно с вторым информационным и управл ющим входами мультиплексора .

4. Устройство по п. 1, отличающеес  тем, что первый блок формировани  адреса содержит дешифратор кода считывани , триггер услови , арифметико-логический узел, первый регистр адреса, оперативную пам ть, второй регистр адреса, элемент И, регистр константы, информационный выход которого соединен с первым информационным входом и выходом арифметико-логического узла, информационными входами первого и второго регистров адреса и оперативной пам ти, выходом оперативной пам ти и  вл етс  информационным входом-выходом блока, первый вход кода операции которого  вл етс  входом дешифратора кода считывани , первый, второй и третий выходы которого соединены соответственно с входами чтени - записи оперативной пам ти и регистра константы и арифметико-логического узла , синхровход регистра константы соединен с синхровходами оперативной пам ти , первого и второго регистров адре- са, арифметико-логического узла, первого установочного входа триггера условий и подключен к тактовому входу блока, четвертый и п тый выходы дешифратора кода считывани   вл ютс  соответственно выходом разрешени  приема команды и выходом управлени  записью адреса блока, информационный выход и выход признака результата которого подключены соответственно к выходу второго регистра адреса и выходу элемента И, первый вход которого соединен с входом записи второго регистра адреса и подключен к входу разрешени  записи блока, второй вход кода операции которого подключен к информационному входу регистра константы , второму информационному входу

111

и входу кода операции арифметико-логического узла, выход признака результата которого соединен с вторым установочным входом триггера услови , выход которого соединен с вторым входом элемента И.

5. Устройство по п. 1, отличающеес  тем, что второй бло формировани  адреса содержит таймер, дешифратор векторного адреса, триггер прерывани , триггер разрешени  счета, элемент И, элемент НЕ и узел приоритетного прерывани , синхровход которого соединен с синхровходом таймера и подключен к тактовому входу блока, вход кода операции которог подключен к входам сброса триггера прерывани  и триггера разрешени  счета и входам задани  режима таймера и узла приоритетного прерывани , вход задани  текущего приоритета которого и информационный вход таймера подключены к второму информационному входу блока, первый информационный вход и вход записи запросов которого подключены к входу запросов прерываний

15

12

5

0

5

и входу разрешени  записи узла приоритетного прерывани , выход вектора прерываний которого соединен с информационным входом дешифратора векторного адреса, стробирующий вход которого соединен с первым входом элемента И и подключен к входу разрешени  выдачи адреса блока, выход прерывани  которого  вл етс  выходом элемента НЕ, вход которого соединен с выходом элемента И, второй вход которого соединен с выходом триггера прерывани , первый установочный вход которого соединен с выходом запроса прерывани  узла приоритетного прерывани  и первым установочным входом триггера разрешени  счета, второй установочный вход которого соединен с вторым установочным входом триггера прерывани  и подключен к входу начальной установки блока, выход разрешени  счета и информационный выход которого подключены соответственно к выходу триггера разрешени  счета и выходу дешифратора векторного адреса .

17

19

/

±

г#

Фиг. 2

Т

±

22 221 | 22.2

20

т

фиг.З