SU1647655A1 - Self-testing working memory - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при построении оперативных запоминающих устройств с самоконтролем. Цель изобретени  - повышение достоверности контрол . Оперативное запоминающее устройство с самоконтролем содержит блок 1 оперативной пам ти, информационные входы-выходы 2 устройства, блок 3 сравнени , сумматор 4 по модулю два, дешифратор 5, счетчик 6, второй триггер 7, вход 8 разрешени  выборки устройства, вход 9 Чтение - запись, адресные входы 10 устройства, шинный формирователь 11, генератор 12, входы 13 Контроль - работа, первый триггер 14, блок 15 сброса, блок 16 индикации, одновибратор 17, буферный элемент 18, первый и второй элементы ИЛИ-НЕ 19, 20 элемент И-НЕ 21. В устройстве дополнительно провер ютс  исправность входов- выходов и тракт ввода данных из системы в оперативную пам ть, неисправность которых ведет к искажению информации, записываемой в устройство. 1 ил. Ј ON 4 Ch СЛ 01The invention relates to computing and can be used in the construction of random access memory with self-monitoring. The purpose of the invention is to increase the reliability of the control. Random access memory with self-control contains block 1 of RAM, informational inputs-outputs 2 devices, unit 3 comparisons, adder 4 modulo two, decoder 5, counter 6, second trigger 7, input 8 of device sampling, input 9 Read-write , device address inputs 10, bus driver 11, generator 12, inputs 13 Control - operation, first trigger 14, reset unit 15, display unit 16, one-shot 17, buffer element 18, first and second elements OR NOT 19, 20 AND element - NOT 21. The device is additionally checked the health of the I / O and the data entry path from the system to the RAM, the failure of which leads to the distortion of the information recorded in the device. 1 il. Ј ON 4 Ch SL 01

Description

Изобретение относитс  к вычислительной технике и может быть использовано при построении оперативных запоминающих устройств с самоконтролем. Цель изобретени  - повышение достоверности контрол .The invention relates to computing and can be used in the construction of random access memory with self-monitoring. The purpose of the invention is to increase the reliability of the control.

На чертеже приведена схема оперативного запоминающего устройства с самоконтролем .The drawing shows a diagram of a random access memory device.

Устройство содержит блок 1 оперативной пам ти, информационные 2 входы-выходы устройства, блок 3 сравнени , сумматор 4 по модулю два, дешифратор 5, счетчик б, второй триггер 7 вход 8 разрешени  выборки устройства, вход 9 Чтение - запись, адресные входы 10 устройства, шинный формирователь 11, генератор 12, вход 13 Контроль - работа устройства, первый триггер 14, блок 15 сброса, блок 16 индикации, одновибратор 17, буферный элемент 18, первый 19 и второй 20 элементы ИЛИ-НЕ, элемент И-НЕ 21.The device contains a block of 1 RAM, informational 2 inputs-outputs of the device, block 3 comparisons, an adder 4 modulo two, a decoder 5, a counter b, a second trigger 7 an input 8 allowing the device to be sampled, an input 9 Read-write, the address inputs 10 of the device , bus driver 11, generator 12, input 13 Control - device operation, first trigger 14, reset unit 15, indication unit 16, one-shot 17, buffer element 18, first 19 and second 20 elements OR NOT, AND-NE 21 element.

Устройство работает следующим образом .The device works as follows.

При подаче питани  импульс с блока 15 сброса устанавливает счетчик 6 в ноль, а первый триггер 14 - в единицу. Последнее вызывает сброс второго триггера 7 и формирование индикации Исправно. Дальнейша  работа определ етс  сигналом на входе 13 Контроль - работа. В режиме Работа лог. 1 на входе 13 блокирует генератор 12 и определ ет работу счетчика 6 в режиме асинхронной установки по входам данных, Таким образом, сигналы РВ, ЧТ/ЗП и адреса поступают с входов счетчика 6 на соответствующие его выходы (поскольку на входы сумматора 4 по модулю два поступают сигналы РВ и логический О, то его выход повтор ет сигнал РВ). Так как генератор 12 заблокирован, то состо ние триггера 7 и индикации остаетс  неизменным. Логическа  1 на входе Разрешение выборки буферного элемента 18 обеспечивает высо- коимпедансное состо ние его входов, что исключает вли ние состо ни  дешифратора 5 на входы-выходы устройства. Логическа  1 на первом входе элемента И-НЕ 21 обеспечивает прохождение на вход управлени  V шинного формировател  11 инверсного значени  сигнала Чтение - запись.When power is applied, the pulse from reset unit 15 sets the counter 6 to zero, and the first trigger 14 to one. The latter causes a reset of the second trigger 7 and the formation of the display. Further operation is determined by the signal at input 13 Control - operation. In the operation mode log. 1 at input 13 blocks the generator 12 and determines the operation of the counter 6 in the asynchronous setting mode on the data inputs. Thus, the PB, CH / ZP signals and addresses are fed from the inputs of the counter 6 to its corresponding outputs (since there are two modulo if the signals are PB and logical O, then its output repeats the signal PB). As the generator 12 is blocked, the state of the trigger 7 and the indication remains unchanged. Logical 1 at the input Resolution of the sampling of the buffer element 18 ensures the high-impedance state of its inputs, which eliminates the influence of the state of the decoder 5 on the device inputs-outputs. Logic 1 at the first input of the element AND-HE 21 provides for the passage to the control input V of the bus driver 11 of the inverse value of the signal Read-write.

В режиме Контроль логический О на входе 13 разрешает работу генератора 12, определ   работу счетчика 6 в режиме непрерывного пересчета (генератор 12 работает в автоколебательном режиме), ориентирует шинный формирователь 11 на ввод данных в блок 1 оперативной пам ти с входов-выходов устройства 2 (обеспечиваетс  элементом И-НЕ 21) и разрешает передачу состо нич дешифратора 5 черезIn the Monitoring mode, the logical O at input 13 enables the generator 12 to work, determines the operation of the counter 6 in the continuous recalculation mode (generator 12 operates in self-oscillating mode), orients the bus driver 11 to enter data into the main memory unit 1 from the device 2 inputs / outputs ( is provided by the AND-NE element 21) and allows the transfer of the state of the decoder 5 through

буферный элемент 18 на входы-выходы устройства 2. Тем самым осуществл етс  стимул ци  входов Do. . . Dm блока 1 пам ти с выходов дешифратора 5. Поскольку стимул ци  адресных входов блока 1 осуществл етс  разр дами счетчика 6 начина  с третьего, то длительность обращени  к блоку 1 оперативной пам ти составл ет восемь тактов синхросигнала генератора 12 (состо0  ние счетчика б измен етс  по переднему фронту синхросигнала). В течение первых четырех тактов осуществл етс  операци  Чтение, а в течение вторых четырех тактов - Запись. Внутрь каждой четы5 рехтактной операции вложен двухтактный сигнал РВ (обеспечиваетс  сумматором 4 по модулю два), который принимает активный уровень при неизменных остальных сигналах , поданных на блок 1 оперативной пам 0 ти (тем самым достигаетс  корректна  временна  диаграмма). При по влении активного уровн  сигнала РВ одновибратор 17 вырабатывает импульс, в течение которого осуществл етс  блокировка генерато5 ра 12, а следовательно, и счетчика 6, т.е. происходит увеличение длительности данного такта на врем  импульса одновибрато- ра, которое выбираетс  не менее времени выборки оперативной пам ти. Увеличениеthe buffer element 18 to the inputs-outputs of the device 2. Thereby, the inputs Do are stimulated. . . The Dm of memory block 1 from the outputs of the decoder 5. Since the stimulation of the address inputs of block 1 is performed by the bits of counter 6 starting from the third, the duration of accessing the main memory block 1 is eight clock cycles of the generator 12 (the counter status B changes on the leading edge of the clock signal). During the first four clock cycles, the Read operation is performed, and during the second four clock cycles, the Record operation. Inside each four-stroke operation, a push-pull PB signal is provided (provided by modulator 4 modulator 4), which takes on an active level with the other signals that remain unchanged and fed to block 1 of operating memory 0 (thereby achieving the correct timing diagram). When the active level of the signal RV appears, the one-shot 17 produces a pulse, during which the generator 12, and therefore the counter 6, is blocked, i.e. the duration of a given clock increases by the time of the one-shot pulse, which is chosen to be no less than the time of sampling of the working memory. Increase

0 остальных трех тактов генератора 12 при отработке четырехтактных операций Чтение или Запись не происходит.Стимул - ци  входов данных блока 1 пам ти осуществл етс  через буферный элемент0 the remaining three clock cycles of the generator 12 during the processing of four-stroke operations Read or Write does not occur. The stimulus of the data inputs of memory block 1 is carried out through a buffer element

5 18 и шинный формирователь 11 дешифратором 5, что соответствует тестированию блока 1 пам ти по алгоритму теста Марш с диагональным перебором данных.5 18 and bus driver 11 with decoder 5, which corresponds to the testing of memory block 1 by the Marsh test algorithm with a diagonal data search.

Поскольку при каждом проходе адресовAs with each pass of addresses

0 эталон считываемой из блока 1 пам ти информации соответствует состо нию выходов дешифратора 5 в предыдущем проходе адресов, то он и формируетс  подачей циклически сдвинутых в сторону младших выхо5 дов дешифратора 5 на вторые входы блока 3 сравнени . Поскольку при подаче питани   чейки блока 1 пам ти ориентируютс  произвольно , то за врем  первого прохода адресов контроль выходных реакций блока 1If the standard of information read from memory 1 corresponds to the state of the outputs of the decoder 5 in the previous passage of addresses, it is formed by applying cyclically shifted towards the lower outputs of the decoder 5 to the second inputs of the reference unit 3. Since, when power is supplied, the cells of the memory block 1 are oriented arbitrarily, during the time of the first pass of the addresses, the control of the output reactions of the block 1

0 пам ти не производитс  (первый триггер 14 сохран ет единичное состо ние, удержива  второй триггер 7 в сброшенном состо нии). Завершение первого прохода адресов завершаетс  возвратом разр дов счетчика с0 memory is not produced (the first trigger 14 maintains a single state, keeping the second trigger 7 in the reset state). The completion of the first pass of the addresses is completed by returning the counter bits to

5 нулевого по (п+2) в состо ние нул . При этом задний фронт на входе его (п+2)-го разр да переводит первый триггер 14 в состо ние нул , разреша  работу второго триггера 7 по синхровходу. На синхровход второго триггера 7 через первый элемент ИЛИ-НЕ 19, управл емый сигналом Чтение - запись, поступают импульсы с инверсного выхода од- новибратора 17. При выполнении операции Чтение разрешаетс  прохождение импульса с одновибратора 17 через элемент ИЛИ-НЕ 19 на синхровход второго триггера 7, а при операции Запись блокируетс , что обеспечивает регистрацию выходных реакций блока 1 пам ти по считываемой из него информации.5 zero (n + 2) to zero. In this case, the leading edge at the input of its (n + 2) -th bit transfers the first trigger 14 to the zero state, allowing the second trigger 7 to work according to the synchronous input. The second trigger of the second trigger 7 through the first element OR-NOT 19, controlled by the signal Read-write, receives pulses from the inverse output of the one-oscillator 17. When the Read operation is executed, the pulse from the one-oscillator 17 through the element OR-HE 19 to the second trigger of the second trigger is allowed 7, and during the operation, the Record is blocked, which ensures the recording of the output reactions of the memory 1 block from the information read from it.

Сигнал сравнени , формируемый на выходе блока 3 сравнени , равен нулю при совпадении данных на первой группе входов блока 3 сравнени  (информаци  считывани  из блока пам ти) с данными на второй группе его входов (эталонна  реакци ) и равен единице при их несовпадении. При исправном блоке 1 оперативной пам ти на D-вход второго триггера 7 поступают нули, его состо ние, а следовательно, и состо ние блока индикации 16 не измен ютс . При обнаружении хот  бы одного расхождени  триггер 7 переходит в состо ние единицы. При этом формируетс  индикаци  Неисправен и блокируетс  генератор 12, т.е. происходит останов теста по тому адресу блока 1 оперативной пам ти, где обнаружена неисправность .The comparison signal generated at the output of comparison unit 3 is zero when the data on the first group of inputs of comparison unit 3 (read information from the memory block) coincides with the data on the second group of its inputs (reference response) and is equal to one if they do not match. When the operative memory unit 1 is intact, the zeros arrive at the D input of the second trigger 7, its state and, consequently, the state of the display unit 16 do not change. If at least one discrepancy is found, trigger 7 goes into a state of one. In this case, an indication is formed. The faulty one and the generator 12 is blocked, i.e. The test is stopped at the address of block 1 of the RAM, where the fault was detected.

Claims (1)

Формула изобретени  Оперативное запоминающее устройство с самоконтролем, содержащее блок опе- ративной пам ти, выходы которого соединены с входами первой группы блока сравнени  и входами шинного формировател , генератор, первый вход которого  вл етс  входом Контроль - работа устройства , выход генератора соединен с входом синхронизации счетчика, информационные входы нулевого и второго разр дов счетчика  вл ютс  входами разрешени  выборки и Чтение - запись устройства соответственно , информационные входы счетчика с третьего по (п+2)-й (п-разр д- ность счетчика)  вл ютс  адресными входами устройства, выходы нулевого и первого оазр дов счетчика соединены с соответствующими входами сумматора по модулю два, выход которого соединен с входом обращени  блока оперативной пам ти, выходы разр дов счетчика с третьего по (п+2)-йThe inventive memory with self-control, containing a block of operative memory, the outputs of which are connected to the inputs of the first group of the comparison unit and the inputs of the bus driver, the generator, the first input of which is the input Control - device operation, the output of the generator is connected to the synchronization input of the counter , the information inputs of the zero and second bits of the counter are the inputs of the sampling resolution and the Read-write device, respectively, the information inputs of the counter from the third to (n + 2) -th (p-bit counter) are the address inputs of the device, the outputs of the zero and first oases of the counter are connected to the corresponding inputs of the modulo-two adder, the output of which is connected to the access input of the main memory unit, the outputs of the counter bits from the third to ( n + 2) соединены с адресными входами блока оперативной пам ти, выход блока сравнени  соединен с информационным входом второго триггера, выход которого соединен с вторым входом генератора и  вл етс  выходом результата контрол  устройства, вход установки в О второго триггера соединен с выходом первого триггера, дешифратор, входы которого соединены с соответствующими выходами счетчика, выходы дешифратора соединены с входами второй группы блока сравнени , одновибратор, вход которого соединен с выходом сумматора по модулю два, пр мой выход одновибратораconnected to the address inputs of the RAM, the output of the comparison unit is connected to the information input of the second trigger, the output of which is connected to the second input of the generator and is the output of the control result of the device, the installation input to the second trigger is connected to the output of the first trigger, the decoder whose inputs connected to the corresponding outputs of the counter, the outputs of the decoder are connected to the inputs of the second group of the comparator unit, the one-shot whose input is connected to the output of the modulo-two adder, the direct output of dnovibrator соединен с третьим входом генератора, первый элемент ИЛИ - НЕ, первый вход которого соединен с инверсным выходом одновибратора, второй вход первого элемента ИЛИ-НЕ соединен с вторым выходомconnected to the third input of the generator, the first element OR - NOT, the first input of which is connected to the inverse output of the one-vibrator, the second input of the first element OR-NOT connected to the second output счетчика, выход первого элемента ИЛИ-НЕ соединен с входом синхронизации второго триггера, вход синхронизации первого триггера соединен с соответствующим выходом счетчика, входы-выходы шинного формировател   вл ютс  информационными входами-выходами устройства, выходы шинного формировател  соединены с информационными входами блока оперативной пам ти, второй элемент ИЛИ-НЕ, первый вход которого соединен с вторым выходом счетчика, второй вход второго элемента ИЛИ-НЕ соединен с выходом сумматора по модулю два. выход второго элемента ИЛИ-НЕ соединен с управл ющим входом шинного формировател , отличающеес  тем, что, с целью повышени  достоверности контрол , в устройство введены буферный элемент и элемент И-НЕ, информационные входы буферного элемента соединены с соответствующмми выходами дешифратора, выходы буферного элемента соединены с соответствующими входами-выходами шинного формировател , управл ющий вход буферного элемента соединен с входом Контроль работа устройства и первым входом элемента И-НЕ, второй вход которого соединен с вторым выходом счетчика, выход элемента И-НЕ соединен с входом задани  режима шинного формировател .the counter, the output of the first element OR is NOT connected to the synchronization input of the second trigger, the synchronization input of the first trigger is connected to the corresponding output of the counter, the bus driver outputs are the information inputs of the device, the bus driver outputs are connected to the information inputs of the RAM memory block, the second element OR NOT, the first input of which is connected to the second output of the counter, the second input of the second element OR NOT is connected to the output of the modulo two. the output of the second element OR is NOT connected to the control input of the bus driver, characterized in that, in order to increase the reliability of the control, a buffer element and an AND-NOT element are entered into the device, the information inputs of the buffer element are connected to the corresponding outputs of the decoder, the outputs of the buffer element are connected with the corresponding inputs-outputs of the bus driver, the control input of the buffer element is connected to the input Control of the device and the first input of the NAND element, the second input of which is connected to the second th counter output, an output of AND-NO element is connected to the input bus specifying mode formers.