SU1635193A1 - Device for computations in the galois gf(2) field - Google Patents

Abstract

Изобретение относитс  к вычислительной технике, Цель изобретени  - упрощение устройства. Устройство позвол ет производить умножение, деление , сложение и возведение в положительную и отрицательную степени любых элементов пол  Галуа, представленных в нормальном базисе. JB устройстве , содержащем три мультиплексора 1, 2 и 3, регистр 4 сдвига, регистр 5, умножитель 6, сумматор 8 по модулю два, блок 7 ключей, сумматор 8 выполнен накапливающим. Кроме того, в устройство введены новые св зи, 2 ил.The invention relates to computing. The purpose of the invention is to simplify the device. The device allows multiplication, division, addition and erection to the positive and negative degrees of any elements of the Galois floor represented on a normal basis. JB device containing three multiplexers 1, 2 and 3, shift register 4, register 5, multiplier 6, adder 8 modulo two, block 7 of keys, adder 8 made accumulating. In addition, new connections were introduced into the device, 2 Il.

Description

Изобретение относитс  к вычислительной технике.The invention relates to computing.

Целью изобретени   вл етс  упрощение устройства. The aim of the invention is to simplify the device.

На фиг. 1 представлена функциональна  схема вычислительного устройства в поле Галуа GF (2П); на фиг.2 временна  диаграмма его работы.FIG. 1 shows a functional diagram of a computing device in the Galois field GF (2P); 2 is a time chart of his work.

Вычислительное устройство в поле Галуа GF (2П) содержит мультиплексоры 1-3, регистр 4 сдвига, регистр 5, умножитель 6, блок 7 ключей и сумматор 8 по модулю два накапливающего типа.The computing device in the Galois field GF (2P) contains multiplexers 1-3, shift register 4, register 5, multiplier 6, block 7 of keys and adder 8 modulo two accumulating type.

При этом на первые входы мультиплексоров 1-3 поданы соответственно входы данных (А, В, К), на каждый из мультиплексоров 1-3, регистр 4 сдвига и блок 7 ключей по соответствующему входу - свой управл ющий сигнал S, а на вторые входы мульти- IAt the same time, data inputs (A, B, K) are fed to the first inputs of multiplexers 1-3, to each of multiplexers 1-3, shift register 4 and key block 7, the corresponding input has its own control signal S, and to second inputs multi I

плексоров 1 и 2 - соответственно входы данных ( С, D) . Мультиплексор 1, регистр 4 сдвига и мультиплексор 3 соединены последовательно. Мультиплексор 2, регистр 5, умножитель 6 и блок 7 ключе также соединены последовательно i Выход мультиплексора 3 подключен к входам умножител  6. Вход сумматора 8 соединен с выходом умножител  6 и третьим входом мультиплексора 2. Выход блока 7 ключей  вл етс  выходом данных F устройства, а выход сумматора 8 - ных Е устройства.Plexors 1 and 2 - data inputs (C, D), respectively. Multiplexer 1, shift register 4 and multiplexer 3 are connected in series. Multiplexer 2, register 5, multiplier 6 and key unit 7 are also connected in series. I The output of multiplexer 3 is connected to the inputs of multiplier 6. The input of adder 8 is connected to the output of multiplier 6 and the third input of multiplexer 2. The key unit 7 output is device data output F, and the output of the adder is 8 - e devices.

выходом данЭлементы пол  Галуа GFoutput is given

О 1 2 3 4 5 6 7 8 9About 1 2 3 4 5 6 7 8 9

10 11 12 13 14 15 16 17 18 19 2010 11 12 13 14 15 16 17 18 19 20

11111111 10000000 01000000 00010111 00100000 111001 10 10001011 11100100 00010000 00110100 01110011 01110000 11000101 11011000 01110010 01011110 00001000 00010001 00011010 10111110 1011100111111111 10000000 01000000 00010111 00100000 111001 10 10001011 11100100 00010000 00110100 01110011 01110000 11000101 11011000 01110010 01011110 00001000 00010001 00011010 10111110 10111001

Рассмотрим работу устройства при основных операци х по фиг. -1 при использовании пол  GF (2е). Элементы пол  образуютс  с помощью полинома g(X) X3 + X7+X( + X+ 1 и их представление в нормальном базисе приведено ниже. Характерной особенностью элементов пол  GF (2П), представленных в нормальном базисе,  вл етс  их запись в видеConsider the operation of the device during the basic operations of FIG. -1 when using the floor GF (2e). The elements of the floor are formed using the polynomial g (X) X3 + X7 + X (+ X + 1 and their representation in the normal basis is given below. A characteristic feature of the elements of the field GF (2П), represented in the normal basis, is their entry in the form

п-1p-1

2121

(1)(one)

6 А(Х) 21 а; X 6 A (X) 21 a; X

5 где - коэффициенты, принимающие5 where - the coefficients taking

значение 0 и 1 дл  двоичного пол .value 0 and 1 for the binary field.

GFGf

Важной особенностью элементов в нормальном виде  вл етс  пррстота возведени  в степень 21 или 2 любого элемента пол  А , Это осуществл етс  путем циклического сдвига соответственно вправо или влево полинома А(Х), помещенного в регистр сдвига, на i разр дов. Сдвиг можно также осуществить путем соответствующего переключени  выходных цепей регистра. В предлагаемом устройстве используетс  сдвиг содержимого регистра при возведении в степень. Этим обеспечиваетс  уменьшение количества умножений и, следовательно, числа умножителей. Работа рассматриваетс  при основных операци х, используемых в системах помехоустойчивого кодировани .An important feature of elements in a normal form is the protrusion of raising to a power of 21 or 2 any element of the field A. This is done by cyclically shifting the polynomial A (X) placed in the shift register by i bits respectively to the right or left. Shift can also be accomplished by appropriately switching the output circuits of the register. The proposed device uses a shift of the contents of the register during exponentiation. This provides a reduction in the number of multiplications and, therefore, the number of multipliers. The work is considered in the basic operations used in error correcting coding systems.

(28)(28)

4242

4343

4444

4545

4646

4four

4848

4949

5050

5151

5252

5353

5454

5555

5656

5757

5858

5959

6060

6161

6262

11010110 01011001 00011100 10000100 11100001 10011111 01110001 11 101011 00010101 10111011 00110110 1110100011010110 01011001 00011100 10000100 11100001 10011111 01110001 11 101011 00010101 10111011 00110110 11101000

ююооооyuooooo

10100110 10011100 1 1000100 11110110 101111 1 1 10010111 01100000 1111000110100110 10011100 1 1000100 11110110 101111 1 1 10010111 01100000 11110001

121121

122122

123123

124124

125125

126126

127127

128128

129129

130130

131131

132132

133133

134134

135135

136136

137137

138138

139139

140140

141141

142142

143143

44 145 146 147 148 149 150 151 152 153 154 155 156 157 158 159 160 161 162 16344 145 146 147 148 149 150 151 152 153 154 155 156 157 158 159 160 161 162 163

164 165 166 167 168 169 70 71 72 73 74 75 76 77 78164 165 166 167 168 169 70 71 72 73 74 75 76 77 78

16351931635193

-11110011-11110011

-00110000-00110000

-11010010-11010010

-11111000-11111000

-10010100-10010100

-11010101-11010101

-11101100-11101100

-00000001-00000001

-00101110-00101110

-11001101-11001101

-11001001-11001001

-01101000-01101000

-11100000-11100000

-1011000Д-1011000D

-10111100-10111100

-00100010-00100010

-01111101-01111101

-01011011-01011011

-10000111-10000111

-01010100-01010100

-10000010-10000010

-11011011-11011011

-11000111-11000111

-01000011-01000011

-10100010-10100010

-00111101-00111101

-01001100-01001100

-10100111-10100111

-10110010-10110010

-00001001-00001001

-00111111-00111111

-11010111-11010111

-01110111-01110111

-11010001-11010001

-01001101-01001101

-10001001-10001001

-01 111111-01 111111

-11000000-11000000

-01010111-01010111

-00111111-00111111

-11000110-11000110

-01101101-01101101

-01101111-01101111

-11110100-11110100

-00100100-00100100

-01000111-01000111

-00000011-00000011

-10110101-10110101

-00011101-00011101

-10101010-10101010

-00101100-00101100

-01010110-01010110

-00011001-00011001

-00001011-00001011

-10100100-10100100

-00000111-00000111

-00010100-00010100

-10010101-10010101

10110100 00110011 01100111 11100101 00111110 11111001 10111010 00011000 00100101 0110100110110100 00110011 01100111 11100101 00111110 11111001 10111010 00011000 00100101 01101001

11001110 01111100 01110101 01001010 10011101 11101010 00111011 01110110 1111111111001110 01111100 01110101 01001010 10011101 11101010 00111011 01110110 11111111

Здесь дес тичные числа  вл ютс  степенью оЈHere the decimal numbers are powers of

1. Умножение и сложение входных данных.1. Multiplication and addition of input data.

Требуетс  произвести следующие действи :It is required to perform the following actions:

tf;- odW-ci2,tf; - odW-ci2,

гдеЫ1, # , # и оЈ - элементы пол where1, #, # and оЈ are the elements of gender

GF (2).GF (2).

Элементы пол  подаютс : на А -# В - ot, С - oJ , D - &Т . В начальный момент времени tt управл ющие сигналы S и S, которые подаютс  на управл ющие входы мультиплексоров 1 и 2, соедин ют входы А с входами ре- гистра 4 сдвига и входы В с входами регистра 5. В результате этого на регистр 4 записываетс  элемент 1, на регистр 5 - элемент K.J. В следующий момент времени t2 указанные элементы поступают на входы умножител  6, на выходе которого получают произведение ot1 ci . Произведение поступает на сумматор 8, где складываетс  с нулевой комбинацией. В дан- ном случае сумматор 8 по модулю два накапливающего типа (фиг. 2) построен на основе D-триггеров, инверсный выход которых подсоединен на свойThe elements of the floor are: on A - # B - ot, C - oJ, D - & T. At the initial time tt, the control signals S and S, which are fed to the control inputs of multiplexers 1 and 2, connect inputs A with inputs of shift register 4 and inputs B with inputs of register 5. As a result, register 4 is written 1, on register 5 - element KJ At the next moment of time t2, these elements arrive at the inputs of multiplier 6, at the output of which receive the product ot1 ci. The product enters the adder 8, where it is added to the zero combination. In this case, the adder 8 modulo two accumulating type (Fig. 2) is based on D-flip-flops, the inverse output of which is connected to its

D-вход. iD-in. i

В момент времени t- сигналы S иAt time t are signals S and

S измен ют свое значение и подключают на входы регистров 4 и 5 соответственно входы С и D устройства. В результате на регистр 3 записываетс  элемент Ы. , а на регистр 4 - элемент tf. В следующий момент t в умножителе 6 получаетс  произведение 0Ја 0(z , которое складываетс  в сумматоре 8 cod1. oij В результате на выходе Е получаетс  . + 0( Хг.S change their value and connect to the inputs of registers 4 and 5, respectively, the inputs C and D of the device. As a result, the element S is written to register 3. , and on register 4 is the tf element. The next time t in the multiplier 6 is the product 0Ја 0 (z, which is added in the adder 8. cod1. Oij As a result, the output E is obtained. + 0 (Xg.

Указанные операции нужно производить при кодировании и декодировании помехоустойчивыми кодами.These operations need to be performed when encoding and decoding noise-resistant codes.

2. Возведение в степень N элемента пол  ft .2. Exponentiation N of the element ft.

Указанную операцию опишем на примере пол  GF (28). Степень N в двоичном представлении записываетс  какThis operation will be described by the example of the floor GF (28). The N degree in binary representation is written as

N Ь0 2° + Ь,« Ьт- 27,N b0 2 ° + b, “b-27,

2 +2 +

Ь2 2B2 2

. . .+ (2). . . + (2)

5five

5 five

00

5five

00

5five

Таким образом,In this way,

,Н 1- п°H 1 - p °

„ V2Mv2 4b2 2V, + b7 2%„V2Mv2 4b2 2V, + b7 2%

(3)(3)

.рЬо.рЬ..Ro.r.

Коэффициенты Ь0, Ь,, ..., Ь7 принимают значение 0 или 1.The coefficients b0, b ,, ..., b7 take the value 0 or 1.

Из выражений (2) и (3) видно, что возведение в степень N можно заменить .. перемножением сомножителей .2. Каждый из сомножителей р 1 2 получают путем сдвига содержимого регистра 4.From expressions (2) and (3) it can be seen that the exponentiation to the power of N can be replaced by multiplying the factors .2. Each of the factors p 1 2 is obtained by shifting the contents of the register 4.

Работу схемы рассмотрим с помощью временной диаграммы на фиг. 2. На линии А показаны синхронизирующие импульсы Т. В начальный момент времени сигналы S и S2 (фиг. 2, линии S и S) подключают входы А через мультиплексор 1 на входы регистра 4, а входы В через мультиплексор 2 - на входы регистра. 5. На входы А подаетс  А , а на входы В - о °. Таким образом , в момент t, на регистр 4 записан элемент пол  (3 , а на регистрThe operation of the circuit will be considered using the timing diagram in FIG. 2. On line A, clock pulses T are shown. At the initial moment of time, signals S and S2 (Fig. 2, lines S and S) connect inputs A through multiplexer 1 to inputs of register 4, and inputs B through multiplexer 2 to inputs of register. 5. To inputs A is fed A, and to inputs B to o °. Thus, at time t, the element 4 is recorded on register 4 (3, and on register

5-сЈ°. Сигнал S (фиг. 2, лини  Sj) измен етс  в соответствии с двоичным представлением N. Например, если R2 , то N (11110001) - старший разр д слева, 5 и выход регистра 4 через мультиплексор 3 подключаетс  на вход умножител  6, а 5„ в момент времени t. подключает выход умножител 5-sЈ °. The signal S (Fig. 2, line Sj) varies according to the binary representation N. For example, if R2, then N (11110001) is the most significant bit to the left, 5 and the output of register 4 through multiplexer 3 is connected to the input of multiplier 6, and 5 „at time t. connects the multiplier output

6на вход регистра 5, г.е. замыкает цепь обратной св зи. Произведение на6 on register input 5, y. closes the feedback circuit. Piece on

выходе умножител  6 по вл етс  с задержкой it. В результате в регистр 5 записываетс  А . В момент времени t2 также подаетс  сигнал сдвига Sj на регистр 4, в результате чего его содержимое сдвигаетс  циклически на один разр д вправо. Следовательно, при сдвиге на один разр д в регистре 4 по вл етс  величина |32 . Далее на входах умножител  6 по вл ютс  А с выхода регистра 4 и Р с регистра 5. Произведение р по цепи обратно св зи с выхода умножител  6 (фиг. 2, лини  6) через мультиплексор 2 записываетс  в регистр 5. Далее работа схемы происходит аналогично в соответствии с временной диаграммой (фиг. 2). При по влении в двоичном представлении N нулевого разр да S 0 (фиг. 2, лини  S3) через мульти- плексор 3 на входы умножител  6 проходит М° с входа К (фиг, 2, лини  3) Следовательно, в регистр 5 переписы- етс  его предыдущее значение. The output of multiplier 6 appears with a delay of it. As a result, register 5 is written A. At time t2, a shift signal Sj is also applied to register 4, with the result that its contents are shifted cyclically one bit to the right. Therefore, when shifting by one bit in register 4, the value | 32 appears. Then, at the inputs of the multiplier 6, A appears from the output of the register 4 and P from the register 5. The product p along the circuit is back coupled to the output of the multiplier 6 (Fig. 2, line 6) through the multiplexer 2 is recorded in the register 5. Then the circuit works similarly in accordance with the timing diagram (Fig. 2). When a zero-bit S 0 appears in binary representation N (Fig. 2, line S3) through multiplexer 3, the inputs of multiplier 6 pass M ° from input K (Fig, 2, line 3) Therefore, in register 5 its previous value.

В конце цикла вычислений открываетс  блок 7 ключей с помощью сигнала МAt the end of the computation cycle, a block of keys 7 is opened using the signal M

Л выдаетс  на выход F устройства .L is output at the output F of the device.

3.Деление единичного элемента 0 на р , т.е. операци  .3. The division of the element 0 by p, i.e. operations

В поле GF (2е) произвольный элемент пол  р255 1, т.е. Таким образом, операци  р аналогична возведению в степень N 254, В двоичном представлении N (11111110 Далее процесс аналогичен предыдущему режиму.In the field GF (2e) an arbitrary element of the field p255 1, i.e. Thus, the operation p is similar to raising to the power N 254, In the binary representation N (11111110) Then the process is similar to the previous mode.

4.Возведение в отрицательную сте i-N4.Reduction to negative i-N

,-N „zss-N, -N „zss-N

пень Вstump b

В данном случае ft ВIn this case, ft B

ВеBe

личина 255-N представл етс  в двоичном виде, в соответствии с которой управл ет мультиплексором 3 сигналThe mask 255-N is represented in binary form, according to which multiplexer 3 controls the signal

Б. Дальше процесс аналогичен процес- ход первого мультиплексора подключенB. Then the process is similar to the process of the first multiplexer connected.

су вычислени  В по п. 2,su calculation in b. 2

5. Вычисление произведени  It ft .5. Computing the product It ft.

Процесс вычислений аналогичен п. 2, за исключением момента Ц, в который на вход В подаетс  вместо (Xе элемент пол  у .The calculation process is similar to item 2, except for the moment C, to which input B is supplied instead of (Xе is the element of the field y.

5050

к параллельному входу регистра сдвиг параллельный выход которого подключен к второму информационному входу третьего мультиплексора, выход которого соединен с вторым входом умножител .to the parallel input of the shift register, the parallel output of which is connected to the second information input of the third multiplexer, the output of which is connected to the second input of the multiplier.

6. Вычисление произведени  )f.. Процесс вычислени  аналогичен6. Calculation of the product) f .. The calculation process is similar

п. 4, однако в момент t, на вход В4, however, at time t, at input B

II

вместо сЈи подаетс  элемент пол instead of the element, the element gender is given

УHave

зар 5 t2 на со о, стре на JQ с а 5. атной . 2, апита отом S 20 ьти- ро  3). сы- 25charge 5 t2 on co o, focus on JQ with a 5. atn. 2, apita otom S 20 b) 3). 25

ыванала yvanala

1515

00

еst гичВ 1110), ему est guiH 1110) him

сте- ste-

30thirty

3535

е40e40

ичй лichy l

Claims (1)

Формула изобретени Invention Formula Вычислительное устройство в поле Галуа GF (2П), содержащее три мультиплексора , регистр, умножитель, ре гистр сдвига, сумматор по модулю два и блок ключей, выход регистра подключен к первому входу умножител , выход которого подключен к первому входу блока ключей, первые информационные входы первого, второго и третьего мультиплексоров соединены с первым , вторым и третьим входами данных устройства соответственно, выход умножител  соединен с вторым информационным входом второго мультиплексора , выход которого соединен с входом регистра, управл ющие входы первого, второго и третьего мультиплексоров, второй вход блока ключей и управл ющий вход регистра сдвига соединены с соответствующими управл ющими входами устройства, выход сумматора по модулю два  вл етс  первым выходом данных устройства, вход сумматора по модулю два соединен с выходом умножител , отличающеес  тем, что, с целью упрощени  устройства , сумматор по модулю два выполнен накапливающим, последовательный выход регистра сдвига соединен с его последовательным входом, выход блока ключей  вл етс  вторым выходом данных устройства, второй информационный вход первого и третий информационный вход второго мультиплексоров соединены с четвертым и п тым входами данных устройства соответственно, выA computing device in the Galois GF (2P) field containing three multiplexers, a register, a multiplier, a shift register, a modulo adder and a key block, the register output is connected to the first input of the multiplier, the output of which is connected to the first input of the key block, the first information inputs the first, second and third multiplexers are connected to the first, second and third data inputs of the device, respectively, the multiplier output is connected to the second information input of the second multiplexer, the output of which is connected to the register input, the equal inputs of the first, second and third multiplexers, the second input of the key block and the control input of the shift register are connected to the corresponding control inputs of the device, the output of the modulo two is the first data output of the device, the input of the modulator two is connected to the output of the multiplier, characterized in that, in order to simplify the device, the modulo-two adder is accumulating, the serial output of the shift register is connected to its serial input, the output of the key block is the second output device data, a second information input of the first and the third informational input of the second multiplexer connected to a fourth and a fifth input device data, respectively, you к параллельному входу регистра сдвига, параллельный выход которого подключен к второму информационному входу третьего мультиплексора, выход которого соединен с вторым входом умножител .to the parallel input of the shift register, the parallel output of which is connected to the second information input of the third multiplexer, the output of which is connected to the second input of the multiplier. Ь-J ь, X ь, X ьг X I ьгL-J, X, X, X, X, I, G У г   ХY r x Г «g X Э м ж  та у у /l f2 Vj ,J l + WtwniG “g X O m x ta y / l f2 Vj, J l + Wtwni X c X V  X c x v