SU734678A1 - Number adding device - Google Patents

Description

Изобретение относитс  к вычислитель ной технике и может быть использовано дл  алгебраического суммировани  чисел записанных в системах счислени  с осно ванием R 2 (п 1) в арифметическологическом устройстве. Известны сумматоры, предназначенны дл  суммировани  чисел, записанных в системах счислени , отличных от двоичной , состо щие из одного или двух двоич ных сумматоров и схемы коррекции результатов суммировани  двоичных кодов 11м 2. Известны последовательно-лараллель- ные сумматоры дл  суммировани  чисел, например, в дес тично-двоичной системе счислени , содержащие четырехразр дный параллельный сумматор, в котором последовательно суммируютс  двоичные тетрады дес тичных разр дов, а также схему коррекции дл  образовани  дес тичного переноса и коррекции результата суммировани  З. Известны также последовательнопараллельные сумматоры, состо щие из двух, четырехразр дных сумматоров и схемы коррекции 4. Суммирование чисел в таких сумматорах осуществл етс  младшими разр дами вперед дл  того, чтобы можно было в последующем разр де учесть перенос из предыдущего разр да. Это обуславливает невысокое быстродействие устройств . Известно устройство дл  суммировани , например, в двоично-дес тичной системе счислени  старщими разр дами вперед, содержащее три двоичных сумпматора , узел коррекции, узел управлени  коррекцией и узел задержки старшего разр да на один такт 5J. Выходы первого сумматора соединены с первыми вх.одами второго сумматора узла управлени  коррекцией, выходы которого соединены со входами узла коррекции. Первые ,выходы узла коррекции соединены со торым входами второго сумматора, выходы которого через узел задержки соединены с пер выми вкоцами третьего сумматора, вторые входы которого соещинекы со вторыми выходами узла коррекции. Описанное устройство имеет сложную схему, особенно если в нем суммируютс  числа, записанные в системе счислени  с основанием 2 (), Целью изобретени   вл етс  упрощение устройства. Поставленна  цель достигаетс  тем, что в предложенное устройство дл  суммировани  чисел, записанных в системах счислени  с основанием R 2(171), содержащее первый и второй двоичные сумматоры, узел задержки, узел управле ни  коррекцией, узел коррекции, выходы которого соединены с первой группой вх дов второго двоичного сумматора, втора группа входов которого подключена к вЫ ходу узла задержки, входы узла коррек-ции подключены к выходам узла управлени  коррекцией, входы которого под1шю чены к выходам трек старших разр дов первого двоичного сумматора согласно изобретению содержит элемент неравно значности, вхсды-koToporo подключены к выходам (ti + 1)--го разр да первого двоичного сумматора и узла коррекции, а выход - ко входу старшего разр да узла задержки, входы младших разр дов которого подключены к выходам cooTBej ствующих разр дов первого двоичного сумматора. Введение элемента неравнозначности и новое соединение узлов устройства между собой позвол ет упростить устро ство и выполн ть суммирование чисел, начина  со старших разр дов. При этом числа должны быть записаны в системе счислени  с основанием Re2(и 1 j , с цифрами ( , 2 -1 ) Перенос в соседний старший разр д при суммировании должен происходить вс кий раз, когда сумма разр дных коэ финиентов слагаемых окажетс  не мень шой чем , или не большей чем ( - 1 ). Такие системы счислени  позвол ют производить суммирование чисел, начина  со старших разр дов, причем перенос не может распространитьс  более чем на один разр д вперед. 1роиллюстрируем sro на примере вос меричной системы счислени  с дес тью цифрами ( 5, - 4, ... , 3, 4), которы мы буцом обозначать ( 5,4,3, ... , 3,4), и условием, что перепое в стар- 7 84 ший разр д возникает, когда сумма раз- р дных коэффициентов не меньше 4 или не больше 5, Пусть надо сложить два восьмеричных числа: а S 344, в 334, которые в предлагаемой системе счислени  имеют тот же вид. При суммировании чисел а + в в обычной восьмеричной системе счислени  в младшем разр де возникает перенос при суммировании цифр 4 + , который проходит сквозь все разр ды, вплоть до , так как сумма разр дных коэффициентов во втором разр де равна 7, так что . 700; При суммировании же чисел а + в в предлагаемой системе счислени , начина  со старших разр дов, мы получаем в 3-м разр де сумму разр дных коэффициентов 7, котора  .больше 4 , поэтому возникаетперенос в 4-и разр д, равный 1, а в разр де разр дный коэ(})фициент C-j 1. Этот коэффициент меньше, чем R, поэтому если даже во 2-м разр де образуетс  перенос в 3-«й разр д, он при сут-лмироваьгйи с 3-м разр дным коэффициентом не даст повторный перенос в разр д. Поэтому после суммировани  разр дньзх коэ фициентоЕ сразу же определ етс  истинное значение коэффициента. После суммировани  f-1 разр дных коэффициентов становитс  известным истинное значение i-ro разр дного коэффициента cJммы. Так что, при последовательном суммировании чисел, записанных в системе счислени , в которой удовлетвор ютс  перечисленные услови , если-суммирование начинаетс  со старших разр дов, .задержка в выдаче старшего разр да составл ет один такт. На чертеже представлена функциональна  схема устройства, которое реализует описанный алгоритм суммировани  двух восьмеричных чисел старшими разр дами вперед. Устройство содержит первый двоичный сумматор 1, элемент неравнозначности 2, узел задержки 3, состо щий из двух последовательно соединенных регистров, узел 4 управлени  коррекцией, узел коррекции 5, второй двоичный сумматор 6. Первый сумматор 1  вл етс  в данном случае п тиразр дным двоичным комбинационным сумматором. В общем слу- чае, когда 2, это (И + 2) разр д ный сумматор. Он предназначон .дл  пол чени  двоично-коцированиой суммы весь меричных коэффициентов двух слагаемых Так как в описанной ранее восьмеричной системе счислени  разр дные коэффициен ты могут быть как положительными, так и отрицательными, то они кодируютс дополнительными двоичными кодами. Выходы трех старших разр дов: (ti + 2)го , (ti +1)-го и ti-ro суммато ра 1 соединены со входами узла 4 уп равлени  коррекцией, выходы (п + 1)-го разр да соединены также с первыми вхо дами схемы неравнозначности 2. Выходы остальных разр дов сумматора 1 соединены с соответствующими входами узла задержки 3. Узел 4 управлени  коррекцией  вл ет с  комбинационной схемой и служит дл  вьфаботки двух управл ющих сигналсж дл  узла коррекции 5. Первый из этих сигналов  вл етс  управл ющим сигналом коррекции, когда сумма разр дных коэффициентов в сумматоре 1 больше или равна (в данном примере больше или равна 4), т, е. при возникновении положительного переноса . Логическа  формула этого управл ющего сигнала имеет вид ,2.(а. п.), (1) П «- cvirHaa управлени  при положительном переносе; сигнал на выходах двоь ичного разр да первого сумматора 1. Второй управл ющий сигнал П обра- зуетс  при возникновении отрицательно- го переноса в первом сумматоре 1, ког- да сумма разр дных коэффициентов ч юjia меньше или равна -2 -1. Логическа  формула этого сигнала имеет вид (2) Выходы узла 4 управлени  коррекцией соединены с входом узла коррекции 5. Узел коррекции предназначен дл  образовани  переноса сигнала положительного переноса (код 0001) или отрицательного переноса (код 1111) в (i +1)разр д по управл ющим сигналам П или П , а также дл  образовани  cviraana положительной или отрицательной коррек-The invention relates to a computing technique and can be used for algebraically summing the numbers recorded in number systems with the base R 2 (p 1) in an arithmetic unit. Adders are known for summing up numbers recorded in non-binary number systems, consisting of one or two binary adders and correction schemes for adding 11m2 binary codes. There are known sequential-adders for summing up numbers, for example, a binary binary number system containing a four-bit parallel adder, in which the binary tetrads of the decimal digits are sequentially summed, as well as a correction circuit to form a ten-fold an wasp and correction of the summation result. H. Serially parallel adders are also known, consisting of two, four-bit adders and a correction circuit 4. The numbers in these adders are summed up by lower digits so that the transfer from the previous one can be taken into account in the subsequent discharge. bit This causes low speed devices. A device is known for summing, for example, in a binary-decimal system of high-order bits, comprising three binary summators, a correction unit, a correction control unit, and a high-order delay unit per cycle 5J. The outputs of the first adder are connected to the first inputs of the second adder of the correction control unit, the outputs of which are connected to the inputs of the correction unit. The first outputs of the correction node are connected to the second inputs of the second adder, the outputs of which through the delay node are connected to the first terminals of the third adder, the second inputs of which are connected to the second outputs of the correction node. The described device has a complex pattern, especially if it summarizes the numbers recorded in the number system with the base 2 (). The purpose of the invention is to simplify the device. This goal is achieved by the fact that in the proposed device for summing the numbers recorded in the number systems with base R 2 (171), containing the first and second binary adders, the delay node, the correction control node, the correction node, the outputs of which are connected to the first group The outputs of the second binary adder, the second group of inputs of which are connected to the VY move of the delay node, the inputs of the correction node are connected to the outputs of the correction control node whose inputs are connected to the outputs of the high bit of the first binary sum The mator according to the invention contains an element of unequal value, the koToporo inputs are connected to the outputs (ti + 1) of the first binary adder and correction node, and the output to the input of the higher bit of the delay node whose inputs of the lower bits are connected to the outputs cooTBejs of the first binary adder bits. The introduction of the inequality element and the new connection of device nodes among themselves allows us to simplify the structure and perform the summation of numbers, starting with the higher bits. In this case, the numbers must be written in the number system with the base Re2 (and 1 j, with numbers (, 2 -1). Transfer to the next highest bit in the summation should occur any time when the sum of the sum coefficients of the components is not less than, or not greater than (- 1). Such number systems allow the summation of numbers, starting with the higher bits, and the transfer cannot be extended more than one bit ahead. We illustrate sro using the example of a fractional number system with ten the numbers (5, - 4, ..., 3, 4) that we by a symbol to denote (5,4,3, ..., 3,4), and by the condition that a reboot in an older 7 84 th bit occurs when the sum of ratios is not less than 4 or not more than 5, add two octal numbers: a S 344, in 334, which in the proposed numbering system have the same appearance. When summing the numbers a + in in the usual octal number system, a shift occurs in the younger digit when summing the digits 4 +, which goes through all the digits dy, up to, since the sum of the bit coefficients in the second bit is 7, so. 700; When summing the numbers a + in the proposed numbering system, starting with the higher bits, we get in the 3rd bit the sum of the bit coefficients 7, which is greater than 4, therefore a transfer occurs to the 4th digit, equal to 1, in the discharge bit, the discharge coefficient (}) is Cj 1. This coefficient is less than R, so if even in the 2nd discharge there is a transfer to the 3- nd discharge, it is at the day of the 3rd discharge the coefficient will not re-transfer to the discharge. Therefore, after adding the discharge value to the coefficient, the true value of the coefficient enta. After the addition of the f-1 bit coefficients, the true value of the i-ro bit coefficient cJmmy becomes known. So, when successively summing the numbers written in the number system in which the listed conditions are met, if the summation starts with the higher bits, the delay in issuing the high bit is one cycle. The drawing shows a functional diagram of the device that implements the described algorithm for summing two octal numbers with high-order bits. The device contains the first binary adder 1, the inequality element 2, the delay node 3 consisting of two serially connected registers, the correction control node 4, the correction node 5, the second binary adder 6. The first adder 1 is in this case five-bit binary combinational adder. In the general case, when 2, it is (AND + 2) the discharge adder. It is intended to obtain the binary cotation of the sum of the entire measured coefficients of the two terms. As in the octal number system described earlier, the digit coefficients can be either positive or negative, they are encoded with additional binary codes. The outputs of the three higher bits: (ti + 2) th, (ti +1) -th and ti-ro adder 1 are connected to the inputs of node 4 of the control unit, the outputs (n + 1) -th bit are also connected to the first inputs of the disparity circuit 2. The outputs of the remaining bits of the adder 1 are connected to the corresponding inputs of the delay node 3. Correction control node 4 is a combinator circuit and serves to control two control signals for the correction node 5. The first of these signals is control correction signal when the sum of the bit coefficients in the adder 1 is greater than or equal to (in this example, greater than or equal to 4), i, e. when a positive transfer occurs. The logical formula of this control signal is, 2. (A. P.), (1) P "- cvirHaa control with positive carry; the signal at the outputs of the doubled bit of the first adder 1. The second control signal P is formed when a negative transfer occurs in the first adder 1, when the sum of the bit coefficients h ojia is less than or equal to -2 -1. The logical formula for this signal is (2) The outputs of the correction control node 4 are connected to the input of the correction node 5. The correction node is designed to form a transfer of a positive transfer signal (code 0001) or a negative transfer (code 1111) at (i +1) bit control signals P or P, as well as for the formation of cviraana positive or negative correction

Цифра 5Number 5

Код 1011 1100 1101 1110 1111 0000Code 1011 1100 1101 1110 1111 0000

4four

ОABOUT

ООО1 ООЮ ООН О1ОО 786 ции 1 fo разр дного коэффициента по управл ющим сигналам коррекции. У.чол коррекци  5  вл етс  комбинационной схемой, вы11ал1 оиной но логической ({юрмуле КЧ1000)Л(),(3) П(ооо)(1(11)лп; (4) где К сигнал коррекции; -iOOO - двоичный код, корректирующий 1 -и разр дный коэффициент при положительном и отркна- тельном переносе; П - сигнал переноса в ( -f +1)-.й разр д. Первые выходы y3jia коррекции 5 соединены со входами элемента неравнозначности 2, а вторые выходы - со вхо дами второго сумматора 6. Элемент неравнозначностт 2 предкззначен дл  получени  корректированного значени  i -го разр дного коэф|фицт1ента. Он  вл етс  комбинационной схемой, выходы которой соединены со входом стар- шего разр да узла задержки 3. Узел задер иси состоит из двух (ti+l)разр дных эегистров с синхронизацией тактирующими сери ми импульсов Со ОО сдвинутыми на нолтакта. Узел задержки 3 используетс  дл  задержки на один такт -f го разр дного коэффициента суммы. Выходы узла задержки соединены со входами второго сумматора 6. Второй сумматор  вл етс  (-П +1)-разр дным комбинационным сумматором и предназначен дл  суммировани  положительной или отрицательной единицы пере- . носа в ( ч .+1) «и разр д суммы. Устройство работает следующим образом . Суммируемые числа в каждом такте аботы устройства начина  со старших азр дов поступают одновременно свои-: и 1 .и разр дами на входы первого умл1атора I синхронно с тактирующей ;ериеи импульсов Разр дные коэффициенты слагаемых одируютс  в данном примере следующии двоичными кодами. В первом сумматоре 1 разр дные коэффициенты суммируютс  по правилам суммировани  двоичных чисел в дополнительных кодах. В отличие от второго сумматора 6 первый сумматор 1  вл етс  {11 +2)раар дным , (П +2)-48 двоичный разр д необходим, чтобы не возникло перепол- нение разр дной сетки при суммировании i -к разр дов, Во втором сумматоре 6 переполнение произойти не может, так как система счислени  выбрана из условий отсутстви  переполнени . Поэтому сумматор 6 (tt +1)- оаас дный. Двоична  сумма i-x разр дных коэф- фициентов слагаемых с выходов (fl +1.-) и (П +2) разр дов первого сумматора 1 поступает на входы узла 4 управлени  коррекцией, В уале управлени  коррекцией проис ходит анализ суммы, полученной в первом сумматоре 1, по логическим формулам (1) и (2), и выдаютс  управл ющие .сигналы П и входы узла коррек- ции 5, где из них формируютс  сигналы переноса и Коррекции, При этом если сумма в первом сумма Л, „и-1 торе 1 окажетс  больше или равна 2 , . то из полу юнной суммы 1 -X разр дных коэффициентов необходимо вычесть 2 или,-что Дл  дополнительных двоичных.ко , м , дов то же самое, прибавить 2 двоич ...- .. .г. . %лх ../.- , ,ч ный код 100. ; .0), а к ( i +1)му разр дному коэффициенту надо прибавить (код 00 . . .01). Если же сумма -f-x разр дных коэффициентов окажетс  меньше или равна («,), то к полученной сумме необходимо прибавить 2 , а из ( 1 +1)-го разр дного коэффициента вычесть (прибавить дополнительный код 1 ... 111)„ Корректирование суммы i-к разр дных коэффициентов, полученной в первом сумматоре 1, производитс  элементом неравнозначности 2 при подаче сигналов на узла коррекции 5. Коррекци  заключаетс  в добавлении к полученной сумме чибла 2 (код 1О . . .0), если возникают сигналы П или П, или нул  (код 00 , , .0) - в противном случае, соглас но формуле (3). Добавление кода 10 ... О нлв ОО. . . О фактически за ключаетс  в изменении содержимого ( t + 1)-горазр да суммы по таблице истинности К 6О 01 1О 110 где К - корректирующий сигнал с выхода узла коррекции 5; O,.- скорректированный сигнал ( и +1)-го разр да. Из таблицы истинности видно, что она описывает логическую функцию неравнозначности , котора  реализуетс  элементом неравнозначности 2, Скорректированна  таким образом сумма i -X разр дных коэффициентов „о тактирующей серии импульсов Сдд , котора  подаетс  через полтакта после серии С , записываетс  в первый регистр схемы задержки. (Величина так- а выбираетс  такой, чтобы перехоцныв процессы в комбинационных сумматорах 1, а также в элементе неравнозначности 2 и узлах 4 и 5 закончились меньше, чем за полтакта). Еще через полтакта эта сумма по серии импульсов CQQ переписываетс  во второй регистр узла задержки 3. Таким образом осуществл - jji етс  задержка 1 разр дного коэффи о циента суммы на один такт. Задержка прризводитс  дл  того, чтобы в следующем такте прибавить или вычесть из 1 4:ю разр дного коэффициента i, ее- / - i ли при суммировании ( 1-1)-х. разр дных коэффициентов в первом сумматоре 1 узел 4 управлени  коррекцией выдает управл ющий сигнал П или П. Суммирование происходит во втором сумматоре 6, образуетс  истинное значение 1-го разр дного коэффициента суммы двух слагаемых. Таким образом происходит последовательное суммирование всех разр дов слагаемых, начина  со старших разр дов. Обща  задержка информации в сумматоре - один такт. Использование предложенного устройства дл  суммировани  в множительном устройстве последов тельно- 1арал;1ельно арифметического- логического устройства позвол ет увеличить быстродействие последнего примерно в 2 раза, так как суммирование частичных произведений двух Ш-разр дных чисел в данном устройстве происходит начина  со старших разр дов, что обеспечивает исиоль9LLC1 UNO UNO O1OO 786 1 fo of the bit coefficient for correction control signals. T.chol correction 5 is a combinatorial circuit, which is logical ({Yurmule KCH1000) L (), (3) P (ooo) (1 (11) lp; (4) where K is the correction signal; -iOOO is a binary code , the correction coefficient 1 is the positive and negative transfer coefficient, and P is the transfer signal in (–f +1) - nd bit. The first outputs of y3jia correction 5 are connected to the inputs of the inequality element 2, and the second outputs are the inputs of the second adder 6. The element of unequal value 2 is prefixed to obtain the corrected value of the i-th bit ratio | a circuit whose outputs are connected to the high-end input of the delay node 3. The delay node consists of two (ti + l) bit eegisters with synchronized clock pulses of OO shifted by noltakt. The delay node 3 is used to delay one tact -f of the sum digit discharge coefficient. The outputs of the delay node are connected to the inputs of the second adder 6. The second adder is a (-P +1) -digit combination combiner and is intended to sum the positive or negative unit of the trans-. nose in (h. + 1) “and the amount of the bit. The device works as follows. The summation numbers in each clock cycle of the device, starting with the highest arrays, simultaneously arrive at their own: and 1. And bits at the inputs of the first controller I synchronously with the clock; Pulse series The discharge coefficients of the following binary codes in this example. In the first adder 1, bit coefficients are summed up according to the rules for summing binary numbers in additional codes. Unlike the second adder 6, the first adder 1 is {11 +2) raar, (P +2) -48 binary bit is necessary so that the discharge grid does not overflow when the i-bit is summed, in the second The accumulator 6 cannot overflow because the number system is selected from the absence of overflow conditions. Therefore, adder 6 (tt + 1) is output. The binary sum ix of the bit coefficients of the summands from the outputs (fl + 1.-) and (P +2) of the bits of the first adder 1 is fed to the inputs of the correction control unit 4, In the correction control unit, the sum obtained in the first adder is analyzed 1, according to the logical formulas (1) and (2), and the control signals P and the inputs of the correction node 5 are issued, where the transfer and Correction signals are formed from them. Moreover, if the sum in the first is the sum L, „and-1 Torus 1 will be greater than or equal to 2,. then from the semi-sum of 1 -X bit coefficients it is necessary to subtract 2 or, - that For additional binary. m, dov, the same thing, add 2 binary ...- ... y. . % lx ../.-,, part code 100.; .0), and to (i +1), the bit coefficient should be added (code 00. .01). If the sum -fx of the bit coefficients turns out to be less than or equal to (“,), then you should add 2 to the sum, and subtract from the (1 + 1) -th bit coefficient (add the additional code 1 ... 111) the sum i-to the bit coefficients obtained in the first adder 1 is produced by the inequality element 2 when signals are applied to the correction node 5. Correction consists in adding to the sum of 2 (code 1O. .0) if signals P or P , or zero (code 00,, .0) - otherwise, according to formula (3). Adding code 10 ... O nlv OO. . . О actually consists in changing the contents of (t + 1) -the size of the sum according to the truth table K 6 O 01 1 O 110 where K is the correction signal from the output of correction node 5; O, .- corrected signal (and +1) -th bit. From the truth table it can be seen that it describes the logical function of unequalities, which is realized by the element of inequality 2. The sum of i-X bit coefficients corrected in this way about the clock series of pulses Sdd, which is fed through the polyster after series C, is written to the first register of the delay circuit. (The value is also chosen so that the interchange processes in the combinational adders 1, as well as in the inequality element 2 and nodes 4 and 5, ended less than in half a cycle). After another half-cycle, this sum over a series of CQQ pulses is rewritten into the second register of the delay node 3. Thus, the delay of the 1 bit coefficient of the sum total per cycle is performed. The delay is applied in order to add or subtract from the following cycle: 1 4: i the bit coefficient i, it - / - i, when summing up (1-1) - х. of the bit coefficients in the first adder 1, the correction control unit 4 outputs the control signal P or P. Summation occurs in the second adder 6, the true value of the 1 bit digit coefficient of the sum of the two terms is formed. Thus, there is a consistent summation of all bits of the components, starting with the higher bits. The total information delay in the adder is one clock cycle. The use of the proposed device for summing in a duplicating device a sequential-1a; 1 arithmetic logic device allows the latter to increase its speed by about 2 times, since the summation of the partial products of two W-bit numbers in this device starts from the upper bits, which provides isiol9

эование в дальнейших вычислени х старшего разр да произвецени . В таком множительном устройстве требуетс  ГП+1 такт работы. В то же врем  в по- слецовательно-параллельном множительном устройстве, суммирование в котором осуществл етс , начина  с младших разр дов , дл  получени  И1 старших разр дов произведени  требуетс , по крайней мере, 2И1 тактов. Следовательно, изобре тение позвол ет увеличить быстродействие в : .2Раэо,development in further calculations of higher-order production. In such a multiplying device, an HG + 1 cycle of operation is required. At the same time, in a sequentially-parallel duplicating device, the summation in which is carried out, starting with the lower order bits, at least 2 and 1 cycles are required to obtain the I1 higher order bits. Therefore, the invention allows to increase the speed in: .2Rao,

Кроме того, предложенное устройство содержит меньше оборудовани , поскольку вместо сложного сумматора используетс  элемент неравнозначности.In addition, the proposed device contains less equipment, because instead of a complex adder an element of unequality is used.

Claims (5)

1.Авторское свидетельство СССР № 457084, кл. Q 06 F 7/385, 1972.1. USSR author's certificate number 457084, cl. Q 06 F 7/385, 1972. 2.Авторское свидетельство СССР го № 387364, кл, G 06 F 7/50, 1971.2. USSR author's certificate No. 387364, class G 06 F 7/50, 1971. 3.Шигии А. Г, Цифровые вычислительные машины. М. Энерги , 1971,3.Shigii A. G, Digital computers. M. Energie, 1971, с. .with. . 4.Каган Б. М. и др. Цифровые вычис- лительные машины и системы. М., Энерги . 1974, с. 356-361.4. Kagan, BM and others. Digital computing machines and systems. M., Energie. 1974, p. 356-361. 5.Авторское свидетельство по за вке N5 2427914/18-24,5. The copyright certificate in application N5 2427914 / 18-24, кл. G O6F 7/385, 1976 (r.poTOTVm).cl. G O6F 7/385, 1976 (r.poTOTVm). гg