SU1635187A1 - Формирователь тестов - Google Patents
Формирователь тестов Download PDFInfo
- Publication number
- SU1635187A1 SU1635187A1 SU884492772A SU4492772A SU1635187A1 SU 1635187 A1 SU1635187 A1 SU 1635187A1 SU 884492772 A SU884492772 A SU 884492772A SU 4492772 A SU4492772 A SU 4492772A SU 1635187 A1 SU1635187 A1 SU 1635187A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- output
- register
- input
- command
- shift register
- Prior art date
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
Изобретение относитс к вычислительной технике, в частности к средствам автоматического контрол микропроцессорных устройств. Целью изобретени вл етс повышение быстродействи формировател . Это достигаетс введением в формирователь, содержащий блок синхронизации, генератор псевдослучайных кодов, дешифратор запрещенных комбинаций и регистр теста, регистра сдвига, двух элементов ИЛИ и элемента задержки. Очеред- йа команда формируетс пословно путем выделени из случайных чисел, вырабатываемых генератором псевдослучайных кодов, допустимых команд. В качестве следующих слов команды используютс любые случайные числа. Вы вление допустимых кодов команд и дешифраци длины команды позвол ют исключить этап анализа форматов команд . 4 ил. с S (Л
Description
Изобретение относитс к вычислительной технике, в частности к средствам автоматического контрол микропроцессорных устройств, и может быть использовано в радиоэлектронной промышленности и промышленности средств св зи в процессе разработки, производства и эксплуатации микропроцессорных систем.
Цель изобретени - повышение быстродействи формировател .
На фиг. 1 представлена структурна схема предлагаемого формировател тестов, на фиг. 2 - схема генератора псевдослучайных кодов; на фиг. 3 - схема блока синхронизации; на фиг.4 - временные диаграммы функционировани формировател .
Формирователь тестов содержит ге- нератор 1 псевдослучайных кодов, блок 2 синхронизации с выходами 2.1
и 2.2, дешифратор 3 запрещенных комбинаций , регистр 4 теста, регистр 5 сдвига, первый элемент ИЛИ 6, второй элемент ИЛИ 7, первый элемент И 8, второй элемент И 9, элемент НЕ 10 и элемент 11 задержки.
Генератор 1 псевдослучайных кодов предназначен дл формировани случайных чисел. В простейшем случае он может быть реализован на сдвиговых регистрах с обратными св з ми. Генератор , показанный на фиг. 2 содержит регистр 12 сдвига, элемент И-НЕ 13, сумматор 14 по модулю два и элемент ИЛИ 15. Очередное случайное число получаетс в регистре 12 сдвига при поступлении на его управл ющий вход Сдвиг импульса с выхода 2.1 блока 2 синхронизации. Сумматор 14 по модулю два и элемент ИЛИ 15 образуют цепь обратной св зи генератора. Элемент
оэ оо ел
00
1
И-НЕ 13 предназначен дл обеспечени правильной работы генератора в случае, если в регистре 12 сдвига будет записан нулевой код..
Блок 2 синхронизации (фиг. 3) предназначен дл формировани двух последовательностей сдвинутых один относительно другого тактовых импульсов на выходах 2.1 и 2.2 соответствен но. Блок 2 синхронизации содержит триггер 16, генератор 17 тактовых импульсов и элемент И 18.
Дешифратор 3 (фиг. 1) предназначен дл выбора из случайной последователь ности кодов с выхода генератора 1 тех чисел, которые вл ютс допустимыми кодами команд микропроцессора, а также дл определени длины команды. Дешифратор имеет 1 выходов, где 1 - максимально возможна длина команды контролируемого микропроцессора. Если случайное число на входе дешифратора 3 не вл етс допустимым кодом команды , на всех его выходах устанавлива- ютс значени О, Если же случайное число на входе дешифратора 3 вл етс кодом некоторой команды, на k-м выходе ,- где k - длина рассматриваемой команды, устанавливаетс значение 1 а на всех1 остальных выходах - значение О.
Регистр 4 теста служит дл хранени очередного слова формируемой тест команды. Регистр имеет информационный
вход, по которому поступают соответствующие слова, и управл ющий вход При ем1 .
Регистр 5 сдвига предназначен дл подсчета числа слов формируемой команды . Регистр 5 сдвига имеет информационные входы дл параллельного приема информации, управл ющий вход Прием и управл ющий вход Сдвиг. Сдвиг в регистре осуществл етс в сторону младших разр дов.
Первый элемент ИЛИ 6 предназначен дл выработки сигнала 1 в случае, если на вход дешифратора 3 подаетс допустимый код ком шды или если содержимое регистра 5 сдвига отлично от нул .
Второй элемент ИЛИ 7 предназначен дл выработки сигнала 1 в случае , если содержимое регистра 5 сдвига отлично от нул .
Первый элемент И 8 предназначен дл формировани управл ющего сигнала Прием в регистр 4 теста. Сигнал
Прием вырабатываетс импульсом с выхода 2.2. блока 2 синхронизации при условии, что на выходе первого элемента ИЛИ 6 установлено значение 1м Второй элемент И 9, элемент НЕ 10 и элемент 11 задержки предназначены дл формировани управл ющего сигнала Прием в регистре 5 сдвига. Сигнал Прием формируетс импульсом с выхода 2.2 блока 2 синхронизации при условии, что содержимое регистра 5 сдвига равно нулю. Элемент 11 задержки устран ет возможные сост зани по контуру регистр 5 сдвига - элемент ИЛИ 7 - элемент НЕ 10 - элемент И 9. Величина задержки элемента 11 должна быть больше, чём врем приема информации в регистр 5 сдвига. На практике функции элемента 11 могут выполн ть паразитные задержки второго элемента ИЛИ 7 и элемента НЕ 10.
фиг. 4 обозначены: С, коды на выходе генератора
С
i
1
псевдослучайных кодов в тактах 1, 2, ..., 7 соответственно; Д - величина задержки элемента 11 задержки; k - длина команды.
Дл по снени работы формировател тестов воспользуемс следующей структурой команд микропроцессора. Команды микропроцессора имеют переменную длину и могут состо ть из 1, 2, 3 и т.д. слов. Например, микропроцессоры типа INTEL 8080, К580 имеют одно-, двух-, грехсловные команды , где длина одного слова составл ет 8 бит (один байт). Независимо от типа команды код выполн емой операции , длина самой команды и режимы адресации операндов задаютс в ее первом слове. Следующие слова команды содержат данные, участвующие в операци х, либо их адреса. Назовем первое слово команды кодом команды.
Формирователь работает следующим образом,
В исходном состо нии все элементы пам ти установлены в нулевое состо ние (цепи начальной установки не показаны ) . По сигналу пуска триггер 16 блока 2 (фиг. 3) устанавливаетс в единичное состо ние и включает генератор 17, который начинает формирование тактовых импульсов на выходах 2.1 и 2.2.
По каждому тактовому импульсу с выхода 2.1 блока 2 осуществл етс сдвиг информации в регистре 12 сдвига генератора 1 и формирование нового кода случайного числа на группе выходов генератора 1 (фиг. 2).
Каждый случайный код с выхода генератора 1 (фиг. 1) поступает на входы дешифратора 3 запрещенных комбинаций . При этом возможны следующие случаи.
Случай 1. Случайный код с выхода генератора 1 не вл етс кодом коман- ды (код С,,, либо С j на временной диаграмме фиг. 4).
При этом на всех выходах дешифратора 3 устанавливаетс значение О. Содержимое регистра 5 сдвига в исходном состо нии было нулевым, поэтому после импульса сдвига с выхода 2.1 содержимое регистра также остаетс нулевым. При этом на выходе элемента ИЛИ 7 устанавливаетс значение О, на выходе элемента НГ 10 - значение 1, на выходе элемента ИЛИ 6 - значение О. Импульс с выхода 2.2 блока 2 через элемент И 9 поступает на управл ющий вход Прием регистра 5 сдвига, однако содержимое регистра 5 остаетс нулевым, так как все выходы дешифратора 3 установлены в О. Поскольку на выходе элемента ИЛИ ( установлено значение О, на выходе элемента И 8 сохран етс нулевое значение, блокирующее запись случайного кода с выхода генератора 1 в регистр 4 теста (фиг. 1).
Таким образом, если при формировании первого слова команды на выходе генератора 1 вырабатываетс случайный код, который не вл етс кодом
;,ез элемент И 8 на вход Прием регистра 4 теста. При этом в регистр $ сдвига записываетс информаци с выходов дешифратора 3, т.е. Г1 записываетс вк-й разр ди О -в остальные разр ды, а в регистр 4 теста записываетс код команды, который с выхода регистра 4 теста поступает на выход
формировател .
Изменение содержимого регистра 5 сдвига приводит к тому, что выход элемента ИЛИ 7 устанавливаетс в 1, однако это не сказываетс на прохож5 денни импульса с выхода 2.2 на вход Прием регистра 5, поскольку сигнал с выхода элемента ИЛИ 7 поступает на вход элемента НЕ 10 через задержкуД
(фиг. 4). задаваемую элементом 11
задержки.
К моменту поступлени импульса с выхода 2.1 блока 2 значение 1 с выхода элемента ИЛИ 7 через элемент 11 задержки и элемент НЕ 10 устанавпинает выход элемента И 9 в О. Импульс с выхода 2.1 блока 2 поступает на управл ющий вход Сдвиг регистра 5 сдвига. Содержимое регистра 5 сдвигаетс . При этом 1 переходит из
разр да k в разр д (k-1).
Очевидно, если длина команды k 1 , после сдвига содержимое регистра 5 сдвига становитс равным нулю, выход элемента ИЛИ 7 устанавливаетс
О1
а выход элемента НЕ 10 - в
П -. И
На этом цикл формировани очередной команды завершен и формирователь возвращаетс в исходное состо ние . Начинаетс цикл формировани
команды, содержимое регистра 5 сдвига 40 следующей команды. остаетс нулевым, а случайный код не записываетс в регистр 4 теста.
Случай 2. Случайный код с выхода генератора 1 вл етс кодом команды
Если же длина к после сдвига содер сдвига неравно нул
(код С, либо Cq. на временной диаграм-45 РазР Д установлен в 1 . При этом ме фиг. 4). При этом на k-м выходе, 1 вчхода элемента ИЛИ 7 блокируме
где k - длина команды, дешифратора 3 устанавливаетс значение 1, а на остальных выходах - значение О. При этом на выходе элемента ИЛИ 6 устанавливаетс значение 1. Поскольку в исходном состо нии содержимое регистра 5 сдвига равно нулю, импульс с выхода 2.1 блока 2 не измен ет его содержимого. При этом выход элемента ИЛИ 7 установлен в О, элемента НЕ 10 - в 1. Импульс с выхода 2.2 блока 2 через элемент И 9 поступает на вход Прием регистра 5 сдвига и че50
55
от поступление импульса с выхода 2.2 блока 2 на вход Прием регистра 5 сдвига и разрешает поступление рассматриваемого импульса через элемент И 8 на вход Прием регистра 4 теста. Таким образом, если длина команды k 1, второе после кода команды случайное число с выхода генератора 1 записываетс в регистр 4 теста (код С на временной диаграмме фиг. 4).
Очередной импульс с выхода 2.1 блока 2 поступает на управл ющий вход Сдвиг регистра 5 сдвига. При
следующей команды.
Если же длина команды k ; 1, то после сдвига содержимое регистра 5 сдвига неравно нулю, так как (k-D-й
РазР Д установлен в 1 . При этом 1 вчхода элемента ИЛИ 7 блокиру
от поступление импульса с выхода 2.2 блока 2 на вход Прием регистра 5 сдвига и разрешает поступление рассматриваемого импульса через элемент И 8 на вход Прием регистра 4 теста. Таким образом, если длина команды k 1, второе после кода команды случайное число с выхода генератора 1 записываетс в регистр 4 теста (код С на временной диаграмме фиг. 4).
Очередной импульс с выхода 2.1 блока 2 поступает на управл ющий вход Сдвиг регистра 5 сдвига. При
этом в регистре 5 1 из разр да (k-1) переходит в разр д (k-2).
Очевидно, если длина команды k . 2, то после сдвига содержимое ре- гистрй 5 сдвига становитс равным нулю, выход элемента ИЛИ 7 устанавливаетс в О, а выход элемента НЕ 10 - в 1. На этом цикл формировани команды завершен, формирователь возвращаетс в исходное состо ние и начинаетс цикл формировани следующей команды.
Если же длина команды k 2, то после сдвига содержимое регистра 5 сдвига отлично от нул и значение 1 с выхода элемента ИЛИ 7 аналогичным образом вновь блокирует прохождение импульса с выхода 2.2 на вход Прием регистра 5 сдвига и разреша- ет его прохождение на вход Прием регистра 4 теста. В результате в регистр 4 теста записываетс третье слово формируемой команды (код С$) на временной диаграмме фиг. 4).
С приходом с выхода 2.1 блока 2 очередного импульса в регистре 5 вно выполн етс сдвиг и т.д. до тех пор, пока содержимое регистра 5 не станет равным нулю. При этом в регистре 4 теста поочередно будут записаны и выданы на выход формировател , перво второе ... k-e слова тест-команды. После выдачи k-ro слова формировател вновь возвращаетс в исходное сое- то ние.
Далее очередное случайное число (код С7 на временной диаграмме фиг.4 с выхода генератора 1 вновь анализируетс дешифратором 3 и аналогично описанному формируетс очередна команда .
При необходимости прекращени работы формирователь отключаетс сиг налом останова, подаваемым на вход элемента И 18 (фиг. 3). При этом триггер 16 устанавливаетс в нулевое .состо ние, генератор 17 выключаетс и прекращает выдачу тактовых импуль- сов на выходы 2.1 и 2.2.
Временные диаграммы работы формировател (фиг. 4) представлены дл случа , когда случайный код C на
выходе генератора 1 не вл етс допустимым крдом команды, код, С вл етс кодом команды с длиной k 1, код Cj не вл етс допустимым кодом команды, код С вл етс кодом команды с длиной k 3 и поэтому следующие коды С g- и Cg на выходе генератора 1 используютс в качестве второго и третьего слов формируемой тест-команды , код С7 вл етс кодом команды,.
Claims (1)
- Формула изобретениФормирователь тестов, содержащий блок синхронизации, генератор псевдослучайных кодов, дешифратор запрещенных комбинаций и регистр теста, причем первый выход блока синхронизации соединен с входом запуска генератора псевдослучайных кодов, пыходы которого соединены с информационными входами дешифратора запрещенных комбинаций , выход регистра теста вл етс выходом формировател , отличающийс тем, что, с целью повышени быстродействи , формирователь содержит регистр сдвига, два элемента ИЛИ, два элемента И, элемент НЕ и элемент задержки, причем выходы генератора псевдослучайных кодов соединены с информационными входами регистра теста, группа выходов дешифратора запрещенных комбинаций соединена с группой информационных входов регистра сдвига и группой входов первого элемента ИЛИ, выход которого соединен с первым входом первого элемента И, выход которого соединен с входом синхронизации регистра теста, группа разр дных выходов регистра сдвига соединена с группой входов второго элемента ИЛИ, выход которого соединен с входом первого элемента ИЛИ и входом элемента задержки, выход которого соединен с входом элемента НЕ, выход которого соединен с первым входом второго элемента И, выход которого соединен с входом разрешени регистра сдвига, вход синхронизации которого соединен с первым выходом блока синхронизации, второй выход которого соединен с вторыми входами первого и второго элементов И.Д10Ьш2.2вФае.1Фиё.1
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884492772A SU1635187A1 (ru) | 1988-10-10 | 1988-10-10 | Формирователь тестов |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884492772A SU1635187A1 (ru) | 1988-10-10 | 1988-10-10 | Формирователь тестов |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1635187A1 true SU1635187A1 (ru) | 1991-03-15 |
Family
ID=21403602
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU884492772A SU1635187A1 (ru) | 1988-10-10 | 1988-10-10 | Формирователь тестов |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1635187A1 (ru) |
-
1988
- 1988-10-10 SU SU884492772A patent/SU1635187A1/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство-СССР № 527707, кл. G 06 F 11/00, 1974. Авторское свидетельство СССР № 1269141, кл. G 06 F 11/26, 1985. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5056004A (en) | Program control system which simultaneously executes a program to be repeated and decrements repetition numbers | |
US4553090A (en) | Method and apparatus for testing a logic circuit using parallel to serial and serial to parallel conversion | |
US4387294A (en) | Shift register-latch circuit driven by clocks with half cycle phase deviation and usable with a serial alu | |
SU1635187A1 (ru) | Формирователь тестов | |
EP0718848B1 (en) | Burst transmission semiconductor memory device | |
US4566062A (en) | Timing control system in data processor | |
US4758738A (en) | Timing signal generating apparatus | |
SU1275427A1 (ru) | Устройство дл вычислени минимального покрыти | |
SU1290324A1 (ru) | Устройство дл распределени заданий процессорам | |
US4087640A (en) | Data input control system | |
SU1317437A1 (ru) | Устройство приоритета дл выбора групповых за вок | |
SU1188728A1 (ru) | Устройство дл реализации булевых функций | |
SU1660004A1 (ru) | Устройство для контроля микропроцессора | |
RU2106675C1 (ru) | Программный автомат | |
SU1010717A1 (ru) | Генератор псевдослучайных последовательностей | |
SU896623A1 (ru) | Устройство управлени конвейерным вычислительным устройством | |
SU1254482A1 (ru) | Устройство дл формировани адреса команд | |
SU1418699A1 (ru) | Устройство дл поиска информации на перфоленте | |
SU1352627A1 (ru) | Многофазный тактовый генератор | |
SU1413603A1 (ru) | Линейный интерпол тор | |
SU1487063A2 (ru) | Устройство для перебора сочета?,'гй .. (?-7) | |
SU1198521A1 (ru) | Устройство управлени последовательностью операций цифрового вычислител | |
SU1416940A1 (ru) | Линейный интерпол тор | |
SU1254485A1 (ru) | Устройство дл распределени групповых за вок по процессорам | |
SU1361550A1 (ru) | Микропрограммный автомат |