SU1290324A1 - Устройство дл распределени заданий процессорам - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано дл  построени  многопроцессорных вычислительных систем. Цель изобретени  - расширение функциональных возможностей устройства за счет учета групповых отказов процессоров в ходе решени  задачи. Устройство содержит группу регистров хранени , регистр готовности, регистр сдвига, три группы элементов И, три группы блоков элементов И, четьфе элемента И, два элемента ИЛИ и четыре группы элементов ИЛИ. Новым в устройстве  вл етс  использование регистра отказов процессоров, буферного регистра, двух групп элементов И, группы блоков элементов И, группы схем сравнени , группы элементов задержки, трех элементов задержки , триггера режима, триггера управлени , элемента ИЛИ-НЕ, двух элементов И, генератора импульсов и их св зей, что обеспечивает достижение цели изобретени . Устройство обеспечивает высокую достоверность при любом характере потока отказов процессоров . 1 ил. С/)

Description

fO

11290324

Изобретение относитс  к вычислительной технике и может быть использовано дл  построени  многопроцессорных вычислительных; систем.

Целью изобретени   вл етс  расши- f рение функционалвных возможностей устройства за счет учета групповых отказов процессоров в ходе решени  задачи.

На чертеже показана структурна  схема устройства.

Устройство содержит группу входов 1 за вок устройства, группу регистров 2 хранени , группу элементов И 3, группу блоков элементов И 4, группу блоков элементов И 5, группу элементов ИЛИ 6, группу элементов ИЛИ 7, регистр 8 сдвига, элемент ИЛИ-НЕ 9, элемент И 10, группу блоков элементов И 11, группу элементов ИЛИ 12, группу информационных выходов 13 устройства, регистр 14- готовности, элемент задержки 15, элемент ИЛИ 16, элемент ИЛИ 17, триггер 18 режима, элемент И 19, элемент И 20, элемент И 21, элемент И 22, группу элементов И 23, элемент И 24, элемент задержки 25, элемент задержки 26, регистр 27 отказов процессоСигналом запуска триггер 36 устанавливаетс  в состо ние 1 определ   начало цикла работы устройства .

Устройство может работать в одном из двух режимов:

1)режим распределени  процессоров задаче в соответствий с требуемым количеством процессоров, указанным в за вке,

2)режим перераспределени  процессоров при поступлении отказов процессоров в процессе решени  задачи .

Установка режима распределени  производитс  триггером 18 режима.

Первый режим начинаетс  с приема за вки в регистры 2 с последуюпщм распреэделением процессоров следую- 20 щим образом.

Так как регистр 8 находитс  в нулевом состо нии, то единичным сигналом с выхода элемента ИЛИ-НЕ открыты элементы И 3 и 20. Единичным сигналом с нулевого выхода триггера 18 режима открыты по соответствующим входам элементы И 3, 23, 8 и 24.

При наличии сигналов готовности в регистре 14 единичным сигналом

J5

25

ров, группу элементов И 28, буферный элемента ИЛИ 16 открыт элемент И 21, регистр 29, группу элементов И 30, группу блоков элементов И 31, группу схем сравнени  32, группу элементов И 33, генератор 34 импульсов, группу элементов задержки 35, триггер 36 управлени , сигнальный выход 37 устройства, вход 38 запуска устройства , группы сигнальных входов 39, 40 устройства.

Устройство работает следующим образом .

Исходное состо ние устройства характеризуетс  тем, что триггеры 36, 18, регистры 8, 27, 29 установлены в состо ние О (не показано). В регистр 14 готовности по входам 40 принимаютс  сигналы готовности процессоров .

На группу входов 1 устройства поступают за вки на решение задачи, которые вырабатываютс  планирующей системой, в сопровогвдении сигнала запуска по входу 38„

За вка содержит двоичный код номера задачи и позиционный код количества потребньгх процессоров дл  ее решени  в виде соответствующего числа смежных единиц, размещенных, начина  с младшего разр да.

по соответствующим входам элементы И 3 и через элементы И 23 - блоки элементов И 4.

По первому импульсу генератора

35 через элемент Pf 21 с помощью элементов И 3 за вка с-входа 1 принимаетс  в те регистры 2 хранени , которым соответствует наличие сигналов готовности процессоров в регистре 14.

40 Через некоторое врем , определ емое элементом задержки 35, код количества потребных процессоров через соответствующие б}1оки элементов И 5 и эле менты 1 ШИ 7 передаетс  в регистр 8

45 cpflura. Врем  задержки элементами задержки 35 определ етс  временем переходных процессоров в регистрах 2.

После приема кода в регистр 8 сдви га на выходе элемента ИЛИ-НЕ 9 фор50 мируетс  нулевой сигнал, закрывающий элементы ИЗ, 20, 24 и открывающий по инверсным входам элементы И 22 к И 10.

Дальнейша  работа зависит от пози55 ционного кода сигналов готовности в регистре 14.

Если шсло единиц в смежных позици х регистра 14, начина  с младшего разр да, больше либо равно соответO

f Сигналом запуска триггер 36 устанавливаетс  в состо ние 1 определ   начало цикла работы устройства .

Устройство может работать в одном из двух режимов:

1)режим распределени  процессоров задаче в соответствий с требуемым количеством процессоров, указанным в за вке,

2)режим перераспределени  процессоров при поступлении отказов процессоров в процессе решени  задачи .

Установка режима распределени  производитс  триггером 18 режима.

Первый режим начинаетс  с приема за вки в регистры 2 с последуюпщм распреэделением процессоров следую- 0 щим образом.

Так как регистр 8 находитс  в нулевом состо нии, то единичным сигналом с выхода элемента ИЛИ-НЕ открыты элементы И 3 и 20. Единичным сигналом с нулевого выхода триггера 18 режима открыты по соответствующим входам элементы И 3, 23, 8 и 24.

При наличии сигналов готовности в регистре 14 единичным сигналом

5

5

элемента ИЛИ 16 открыт элемент И 21,

по соответствующим входам элементы И 3 и через элементы И 23 - блоки элементов И 4.

По первому импульсу генератора

через элемент Pf 21 с помощью элементов И 3 за вка с-входа 1 принимаетс  в те регистры 2 хранени , которым соответствует наличие сигналов готовности процессоров в регистре 14.

Через некоторое врем , определ емое элементом задержки 35, код количества потребных процессоров через соответствующие б}1оки элементов И 5 и элементы 1 ШИ 7 передаетс  в регистр 8

cpflura. Врем  задержки элементами задержки 35 определ етс  временем переходных процессоров в регистрах 2.

После приема кода в регистр 8 сдвига на выходе элемента ИЛИ-НЕ 9 формируетс  нулевой сигнал, закрывающий элементы ИЗ, 20, 24 и открывающий по инверсным входам элементы И 22 к И 10.

Дальнейша  работа зависит от позиционного кода сигналов готовности в регистре 14.

Если шсло единиц в смежных позици х регистра 14, начина  с младшего разр да, больше либо равно соответствующему количеству единиц кода регистра 8, то код номера задачи из регистров 2 хранени  через открытые элементы И 4 соответствующих блоков, элементы ИЛИ 6 и группу блоков эле- с ментов И 11 поступает на выходы 13. Одновременно ,единичные сигналы с выходов соответствующих элементов ИЛИ 12 устанавливают в нулевое состо ние одноименные разр ды регистров fO 8 и 14, При этом регистр В оказываетс  в нулевом состо нии.

Если же число смежных единиц кода в регистре 8 превышает число смежных единиц в регистре 14 либо число 15 единиц в регистре 14 равно или больше потребного числа процессоров дл  решени  задачи, то эти единицы размещены в регистре 14 в произвольном пор дке - и после гашени  одноименных 20 разр дов регистров 8 и 14 рассмотренным пор дком в регистре 8 р д разр дов останетс  в единичном состо нии..

В первом случае, когда все разр один разр д в сторону старших разр дов. Если после этого сдвига не пр исходит совпадени  единиц в одноим ных разр дах регистров 8 и 14 рассмотренным образом, организуетс  очередной сдвиг кода регистра 8. С помощью элемента И 10 обеспечива етс  циклический сдвиг кода в регистре 8 путем передачи старшей ед ницы в младший его разр д.

Процесс циклического сдвига буд продолжатьс  до тех пор, пока не б дет назначено требуемое число процессоров . В этом случае единичный сигнал с выхода элемента ШШ-НЕ 9 за крывает цель циклического переноса и обеспечивает установку в нулевое состо ние триггера 36.

Второй режим работы устройства организуетс  при поступлении сигна лов отказов от распределени  проце соров. Эти сигналы фиксируютс  в с

ды регистра.8 установлены в состо ние25 ответствующих разр дах регистра 27

О

что означает завершение распреотказов процессоров.

делени  процессоров задаче, организуетс  очередной цикл следующим образом .

Задержанным сигналом элементами задержки 25, 26 и 15 через элемент И 24 триггер 36 устанавливаетс  в состо ние О. Единичный сигнал

|С нулевого выхода триггера 36 поступает на выход 37 устройства и используетс  в качестве сигнала готовности устройства к очередному циклу распределени .

Очередной цикл.распределени  начинаетс  после подачи следующей за вки на входы 1 в сопровождении сигнала запуска по входу 39.

Во втором случае, когда в регистре 8 на все разр ды установлены в состо ние О, на выходе элемента ИЛИ-НЕ 9 формируетс  нулевое сигнал , закрывающий элементы ИЗ, 20 и 24 и открывающий по инверсным вхокрываютс  элементы И 19 и 33.

дам элементы И 22 и 10. Так как эле- 50 сигналов отказов в регистр 29, за- мент И 24 закрыт, то задержанный сиг- крьшаютс  элементы И 24, 23, 3 и от- нал с выхода элемента задержки 15 не измен ет состо ние триггера 36. Поэтому очередным сигналом генератора импульсов при наличии сигналов готовности в регистре 14 через элементы И 21 и 22, поступающим на вход

В данном режиме определ етс  чис- 55 ло отказавших процессоров при решени задачи с одним и тем же номером. Это обеспечиваетс  следующим образом.

управлени  сдвигом регистра 8, обеспечиваетс  сдвиг его содержимого на

один разр д в сторону старших разр дов . Если после этого сдвига не происходит совпадени  единиц в одноименных разр дах регистров 8 и 14 рассмотренным образом, организуетс  очередной сдвиг кода регистра 8. С помощью элемента И 10 обеспечиваетс  циклический сдвиг кода в регистре 8 путем передачи старшей единицы в младший его разр д.

Процесс циклического сдвига будет продолжатьс  до тех пор, пока не будет назначено требуемое число процессоров . В этом случае единичный сигнал с выхода элемента ШШ-НЕ 9 за- крывает цель циклического переноса и обеспечивает установку в нулевое состо ние триггера 36.

Второй режим работы устройства организуетс  при поступлении сигналов отказов от распределени  процессоров . Эти сигналы фиксируютс  в соответствующих разр дах регистра 27

отказов процессоров.

Режим перераспределени  процессоров устанавливаетс  триггером 18

после завершени  распределени  про цессоров, т.е. когда регистр сдвига окажетс  в нулевом состо нии, следующим образом.

В нулевом состо нии триггера 18

единичным сигналом с нулевого его выхода открыты элементы И 28, ем обеспечиваетс  отслеживание сигналов отказов в регистре 29. После того, как регистр 8 окажетс  в нулевом состо нии, единичным сигналом с выхода элемента ИЛИ-НЕ 9 открываютс  элементы И 19, 20 и при наличии обобщенного сигнала отказа с выхода элемента ИЛИ 17 задержанным сигналом с

выхода элемента задержки 26 триггер 18 устанавливаетс  в состо ние 1 через элемент И 20.

После установки триггера 18 в состо ние 1 блокируетс  передача

крываютс  элементы И 19 и 33.

сигналов отказов в регистр 29, крьшаютс  элементы И 24, 23, 3

сигналов отказов в регистр 29, за- крьшаютс  элементы И 24, 23, 3 и от-

В данном режиме определ етс  чис- ло отказавших процессоров при решении задачи с одним и тем же номером. Это обеспечиваетс  следующим образом.

Посредством элементов И 30, включенных по приоритетной схеме с

выходами регистра 29, производитс  выбор старшего по приоритету процессора . При этом меньшей номер раэ-  да регистра 29 соответствует большему приоритету.

Выбранным сигналом приоритета разрешаетс  передача кода номера задачи данного отказавшего процессора через соответствующий блок элементов И 31 на вторые группы входов схем сравнени  32, На первые входы схем сравнени  32 поступают двоичные коды номеров задач с первых групп выходов соответствующих регистров 2 хранени ,

В схемах сравнени  32 производитс  сравнение кодов номеров задач с кодом номера задачи выбранного отказавшего процессора. При этом на выходах схем сравнени  32 формируетс  позиционный код числа процессоров, назначенных задаче с выбранным ноЫе- ром элементами И 31, С помощью элементов И 33 из сигналов схем сравнени  32 селектируютс  сигналы отказавших процессоров, зафиксированных в регистре, распределенных дл  решени  задачи с одним и тем же номером .

По очередному импульсу генератора 34 через элемент И 21 при наличии свободных процессоров позиционный код числа отказавших процессоров через элементы И 33 и ИЛИ 7 передаетс  в регистр 8 сдвига. Одновременно устанавливаютс  в состо ние О соответствующие разр ды регистра 29

Распределение , процессоров производитс  аналогично рассмотренно1 1у.

Если после передачи кода числа отказавших процессоров в регистр 8 сдвига и распределени  свободных процессоров регистр 8 окажетс  в нулевом состо нии, то задержанным сигналом с выхода элемента задержки 25 через элемент И 19 триггер 18 устанавливаетс  в состо ние О,

По нулевому состо нию триггера 18 разрешаетс  передача сигналов отказов из регистра 27 в регистр 29. Если имеютс  сигналы отказов, то задержанным сигналом с выхода элемента задержки триггер 18 снова устанавливаетс  в состо ние 1,

В дальнейшем устройство работает аналогично рассмотренному режиму перераспределени  процессоров.

Если сигналы отказов отсутствуют , то триггер 18 остаетс  в нулевом состо нии, а задержанным сигналом с Е1ьгхода элемента задержки 15 триггер 36 управлени  переводитс  в состо ние О, подготавлива  очередной цикл распределени  процессоров ,

Claims (1)

1. Формула изобретени 

   Устройство дл  распределени  заданий .процессорам, содержащее группу регистров хранени , регистр готовности , регистр сдвига, четыре группы элементов И, три группы блоков элементов И, четыре элемента И, два элемента ИЛИ и четыре группы элементов ИЛИ, причем группы инфор- мационных входов регистров хранени  грз ппы . вл ютс  группой входов за вок устройства, управл ющий вход каждого из регистров хранени  группы соединен, с выходом одноименного

   элемента И первой группы, перва 

   группа выходов каждого регистра хранени  группы соединена с группой входов одноименного блока элементов И первой группы, втора  группа

   выходов каждого регистра хранени  группы соединена с группой входов одноименного блока элементов И второй группы, одноименные выходы группы выходов блоков элементов И первой группы соединены с группами входов одноименных элементов .ИЛИ первой группы, выходы которых соединены с группами входов блоков элементов И третьей группы, группа выхоДов каж : ого блока которой соединена с группой входов одноименного элемента ИЛИ третьей группы и с соответствующей группой выходов устройства , одноименные выходы группы выходов блоков элементов И второй, группы соединены с группами входов одноименных элементов ИЛИ второй группы, выходы элементов ИЛИ, второй группы соединены с группой информационных

   входов регистра сдвига, вход управлени  сдвигом которого подключен к выходу первого элемента И, тактовый взсод регистра сдвига соединен с выходом второго элемента И, пр. мой вход

   которого подключен к первому выходу группы выходов регистра сдвига, перва  группа сигнальных входов устройства соединена с группой информационных входов регистра готовности, группа

   входов сброса которого соединена с ходами элементов ИЛИ третьей группы и с группой входов сброса регистра сдвига, группа выходов которого под ключена к первым входам блоков элементов И третьей группы, вторые входы которых соединены с одноименными выходами регистра готовности, с соответствующими входами первого элемента ИЛИ, с первыми входами одноименных элементов И первой и второй груп выход первого элемента ИЛИ соединен с первым входом третьего элемента И выход которого подключен к пр мому входу первого элемента И, о т л и- ча ющеес  тем, что, с целью расширени  функциональных возможностей за счет учета групповых откаэов процессоров в ходе решени  задачи, в него введены регистр отказов процессоров , буферный регистр, п та  группа элементов И, четверта  группа блоков элементов И, группа схем сравнени , группа элементов задержки три элемента задержки, триггер режима , триггер управлени , элемент Ш1И- НЕ, п тый и шестой элементы И и генератор импульсов, выход которого соединен с вторым входом третьего элемента И, третий вход которого под ключей к единичному выходу триггера управлени , нулевой выход которого  вл етс  сигнальным выходом устройства , единичный вход триггера управлени   вл етс  входом запуска устройства , выход третьего элемента И соединен с вторыми входами элементов И первой группы, с первыми входами элементов И третьей группы и с входом первого элемента задержки, выход которого подключен к первому входу четвертого элемента И и через второй элемент задержки к первому входу п того элемента И и к входу . третьего элемента задержки, выход которого подключен к первому входу шестого элемента И, выход п того элемента И соединен с единичным входом тригера режима, выхода регистра сдвига соединены с входами элемента ИЛИ-НЕ, выход которого подключен к инверсным входам первого и второго элементов И к вторым входам четвертого, п того и шестого элементов И, и к третьим входам элементов И первой группы, вы ход четвертого элемента И соединен с нулевым входом триггера режима, нулевой выход которого подключен к

   О

   5

   0

   5

   .четвертым входам элементов И первой группы, к вторым входам элементов И второй группы, к первым входам элементов И четвертой группы и к второму входу шестого элемента И, единичный выход триггера режима соединен с вторыми входами элементов И третьего группы и с третьим входом четвертого элемента И, втора  группа сигнальных входов устройства соединена с единичными разр дными входами регистра отказов процессоров, выходы которого соединены с вторыми входами элементов И четвертой группы, выходы которых подключены к единичным входам одноименных разр дов буферного регистра, единичные выходы которого подключены к входам второго элемента ИЛИ, выход которого соединен с третьим входом п того элемента И, единичный выход первого разр да буферного регистра подключен к третьему входу первого элемента И третьей группы и к входу первого блока элементов И четвертой группы, единичный выход i-ro разр да буферного регистра (,3,...n, п - число процессоров ) подключен к первому входу (i-1)-ro элемента И п той группы и к третьему входу i-ro элемента И третьей . группы, нулевой выход (i-l)-ro разр да буферного регистра подключен к соот

   ветствующим входам (1-1)-го, (i-2)-ro,...,(п-1)-го элементов И п той группы, выход j-ro элемента И п той группы (J-1 ...п-1) соединен с входом i-ro блока элементов И четвертой группы, перва  группа выходов каждого регистра хранени  группы соединена с группой входов одноименного блока элементов И четвертой группы и первой группой входов одноименной схемы сравнени  группы , втора  группа входов каждой схемы сравнени  группы подключена к группе выходов одноименного блока элементов И четвертой группы, i-й выход группы выходов блока элементов И четвертой группы подключен к соответствующему входу i-ro элемента ИЛИ первой группы, выходы схем сравнени  группы соединены с четвертыми входами одноименных элементов И третьей группы, выходы которых подключены к соответствующим входам одноименных элементов ИЛИ второй группы и к нулевым входам одноименных разр дов

   9129032410

   регистра отказов процессоров, выход блока элементов И второй группы, вы- каждого элемента И первой группы че- ходы элементов И второй группы сое- рез одноименный элемент задержки i динены с входами одноименных блоков группы подключен к входу одноименного элементов И первой группы.

   Редактор М.Бандура.

   Составитель М.Кудр шев Техред А.Кравчук Корректор С .Черни

   Заказ 7903/47Тираж 673 ,Подписное

   ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д. 4/5

   Производственно-полиграфическое предпри тие, г, Ужгород, ул. Проектна , 4