SU1633496A1 - Устройство дл приведени кодов Фибоначчи к минимальной форме - Google Patents
Устройство дл приведени кодов Фибоначчи к минимальной форме Download PDFInfo
- Publication number
- SU1633496A1 SU1633496A1 SU894698677A SU4698677A SU1633496A1 SU 1633496 A1 SU1633496 A1 SU 1633496A1 SU 894698677 A SU894698677 A SU 894698677A SU 4698677 A SU4698677 A SU 4698677A SU 1633496 A1 SU1633496 A1 SU 1633496A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- shift register
- counter
- inputs
- Prior art date
Links
Landscapes
- Error Detection And Correction (AREA)
- Complex Calculations (AREA)
Abstract
Изобретение относитс к вычислительной технике и предназначено дл получени как минимальной, так и других форм представлени кодов Фибоначчи . Цель изобретени - расширение функциональных возможностей за счет получени промежуточных кодовых комбинаций и выполнени преобразовани р-кодов Фибоначчи. Устройство содержит информационный вход 1, информационный выход 2, регистр 3 сдвига, блок 4 свертки, элементы ИЛИ 5-9, элементы И 10-13, элементы НЕ 14 и 15, триггеры 16 и 17, задающий генератор 18, регистр 19 сдвига, счетчики 20 и 21, вход 22 запуска и сигнальный РЫХОД 23 устройства. В исходный момент регистр 3 сдвига находитс в режиме параллельной записи информации. По сигналу запуска с входа 22 п-раз- р дный код с вход, 5 1 записываетс в регистр 3 сдвига. Дальнейша работа устройства определ етс сигналом с выхода блока 4 свертки и состо нием регистров 3 и 19 сдвига. Если после каждого такта работы устройства условие свертки дл очередных (р+1)-х разр дов не выполн етс , в счетчик 20 записываетс единица, его переполнение по выходу 23 сигнализирует о получении на выходе 2 промежуточной формы представлени исходного кода. Сигнал переполнени счетчика 20 увеличивает содержимое счетчика 21 на единицу . Переполнение счетчика 21 сигнализирует об окончании процесса приведени кода к минимальной форме, и устройство приводитс в исходное состо ние . 1 ил. Ю ф оо со 4ь СО О5
Description
Изобретение относится к вычислительной технике и предназначено для получения как минимальной, так и других форм представления кодов Фибоначчи. Цель изобретения - расширение функциональных возможностей за счет получения промежуточных кодовых комбинаций и выполнения преобразования р-кодов Фибоначчи. Устройство содержит информационный вход 1, информационный выход 2, регистр 3 сдвига, блок 4 свертки, элементы ИЛИ 5-9,
элементы И 10-13, элементы НЕ 14 и 15, триггеры 16 и 17, задающий генератор 18, регистр 19 сдвига, счетчики 20 и 21, вход 22 запуска и сигнальный выход 23 устройства. В исходный момент регистр 3 сдвига находится в режиме параллельной записи информации. По сигналу запуска с входа 22 п-разрядный код с входа 1 записывается в регистр 3 сдвига. Дальнейшая работа устройства определяется сигналом с выхода блока 4 свертки и состоянием регистров 3 и 19 сдвига. Если после каждого такта работы устройства условие свертки для очередных (р+1)-х разрядов не выполняется, в счетчик 20 записывается единица, его переполнение по выходу 23 сигнализирует о получении на выходе 2 промежуточной формы представления исходного кода. Сигнал переполнения счетчика 20 увеличивает содержимое счетчика 21 на единицу. Переполнение счетчика 21 сигнализирует об окончании процесса приведения кода к минимальной форме, и устройство приводится в исходное состояние. 1 ил.
а
8
1633496
3
1633496
4
Изобретение относится к вычислительной технике и предназначено для приведения кодов Фибоначчи к минимальной форме.
Целью изобретения является расширение функциональных возможностей за счет получения промежуточных кодовых комбинаций и выполнения преобразования р-кодов Фибоначчи. 10
На чертеже приведена схема устройства для приведения кодов Фибоначчи к минимальной форме.
Устройство содержит информационный вход 1, информационный выход 2, 15
первый регистр 3 сдвига, блок 4 свертки, пятый элемент ИЛИ 5, с второго по четвертый элементы ИЛИ 6-8, первый элемент ИЛИ 9, с первого по четвертый элементы И 10-13, первый 14 ?0
и второй 15 элементы НЕ, первый 16 и второй 17 триггеры, задающий генератор 18, второй регистр 19 сдвига, второй 20 и первый 21 счетчики, вход 22 запуска, сигнальный выход 23. 25
Устройство работает следующим образом.
В исходном состоянии регистры 3 и 19 сдвига, счетчики 20 и 21 содержат нули. Триггеры 16 и 17 находятся зо в нулевом состоянии. Сигнал логического 0 с прямого выхода триггера 16 запрещает работу задающего генератора 18. Сигнал логической 1 с инверсного выхода триггера 16 через элемен- 35 ты ИЛИ 6 и 7 поступает на входы задания режима регистра 3 сдвига и определяет режим его работы. В исходном состоянии регистр 3 находится в режиме параллельной записи информации. По дд входу 1 подается η-разрядный кед, подлежащий приведению к минимальной форме. Одновременно по входу 22 поступает сигнал запуска. По этому сигналу, поступающему через элемент ИЛИ 5 на 45 синхровход регистра 3 сдвига, последний принимает входной код, причем этот код записывается в η старших разрядах регистра 3 сдвига, в младшие р разрядов заносится нуль, а в (р+1)-й разряд дополнительно заносится содержимое младшего разряда кода, поступающего по входу 1. Одновременно сигнал запуска дополнительно обнуляет счетчики 20 и 21 и через элемент ИЛИ 8 второй триггер 17. и ре-‘ гистр 19 сдвига. Сигнал запуска перед водит триггер 16 в единичное состояние и разрешает работу задающего генератора 18, под воздействием синхросигналов которого осуществляется сдвиг информации в регистрах 3 и 19 сдвига и увеличение содержимого счетчика 20. Блок 4 свертки осуществляет проверку условия свертки для текущих (р+1)-х разрядов исходного кода. Цальнейшая работа устройства определяется сигналом с выхода блока 4 свертки. Если после каждого такта работы условие свертки для очередных (р+1)-х разрядов не выполняется, то на его выходе присутствует нулевой сиг нал, элемент И 10 закрыт и на его выходе присутствует нулевой сигнал. Поэтому на выходе элемента НЕ 15 единичный сигнал, который разрешает работу счетчика 20 и через элемент ИЛИ 7 поступает на первый вход задания режима регистра 3 сдвига, на втором входе задания режима которого присутствует нулевой сигнал с выхода элемента ИЛИ 6, поскольку триггер 16 находится в единичном состоянии. При этом регистр 3 сдвига находится в режиме сдвига информации в сторону старших разрядов (условно влево)·. Поскольку регистр 19 сдвига содержит, нули, то элемент И 12 открыт для прохождения информации. Содержимое старшего разряда регистра 3 сдвига через элементы И 12 и ИЛИ 9 поступает на вход сдвигаемого разряда регистра 3 сдвига. После поступления очередного синхросигнала содержимое этого регистра сдвигается влево, а в младший разряд заносится значение сдвигае’мого разряда. Если же условие свертки выполняется, то на выходе блока 4 свертки появляется единичный сигнал, который через элемент НЕ 14 установит в единичное состояние триггер 17 управления. Одновременно единичный сигнал поступает на второй вход элемента И 10, на выходе которого также присутствует единичный сигнал, и соответственно, на втором входе задания режима регистра 3 сдвига появится единичный сигнал, а на первом входе задания режима - нулевой. Перед поступлением очередного синхросигнала регистр 3 сдвига находится в режиме сдвига в сторону младших разрядов (сдвиг вправо) с занесением нуля в старший разряд. С поступлением очередного синхросигнала содержимое триггера 17 заносится в младший разряд регистра 19 сдвига·! На прямом выходе младшего раз1633496
10
15
ряда этого регистра появляется единичный сигнал, а на инверсном выходе младшего разряда - нулевой. Единичный сигнал с выхода младшего разряда регистра 19 сдвига через элементы И 13 и ИЛИ 9 поступает на вход сдвигаемого разряда регистра 3 сдвига и последний переводится в режим сдвига влево. После поступления очередного синхросигнала в младший разряд регистра 3 сдвига заносится единица и содержимое регистра 3 оказывается сдвинутым на разряд влево. В регистре 19 также происходит сдвиг информации и на инверсном выходе второго разряда регистра появляется нулевой сигнал. Этим сигналом элементы И 12 и 13 закрыты и на выходе элемента ИЛИ 9 присутствует нулевой сигнал. Таким образом, последую-20 щие р+1 тактов после очередного сдвига влево содержимого регистра 3 сдвига в младший его разряд заносятся нули независимо от результата свертки в блоке 4. После р+1 тактов на прямом выходе последнего (р+2)-го разряда регистра 19 сдвига появляется единичный сигнал, который поступает на второй вход элемента И 11 и после поступления очередного синхросигнала через элементы И 11иИЛИ8, регистр сдвига и триггер 17 устанавливается в нулевое состояние. Описанный зыше процесс повторяется до переполнения счетчика 20, модуль пересчета которого равен п+р+2. Сигнал переполнения этого счетчика по выходу 23 сигнализирует о получении на выходе 2 промежуточной кодовой модификации исходного кода, над которым производится операция приведения к минимальной форме. Таким образом, в устройстве возможно получение промежуточных форм, кодов Фибоначчи. Сигнал переполнения счетчика 20 увеличивает содержимое счетчика 2, на единицу. Модуль пересчета счетчика 21 выбирается равным п/р+1, поскольку большего количества сверток в η-разрядном коде Фибоначчи невозможно. Переполнение счетчика 21 сигнализирует о полном окончании процесса приведения кода к минимальной форме и переводит триггер 16 в исходное состояние.
25
19
30
35
40
45
50
Содержимое старших п+1 разрядов регистра 3 сдвига соответствует минимальной форме исходного числа. Для приведения 1-го кода Фибоначчи к ми55
нимальной форме блок 4 свертки выполняется на одном элементе И.
Claims (2)
- Формула изобретенияУстройство для приведения кодов Фибоначчи к минимальной форме, содержащее первый регистр сдвига, блок свертки, первый и второй элементы ИЛИ с первого по четвертый элементы И, первый и второй элементы НЕ, первый и второй триггеры, задающий генератор и первый счетчик, причем вход запуска устройства соединен с входом уста новки в "1" первого триггера, вход установки в "0" которого соединен с выходом переполнения первого счетчика, выход задающего генератора соединен с первым входом второго элемента И, выход старшего разряда первого регистра сдвига соединен с первым входом третюш элемента И, выход которого и выход четвертого элемента И соединены соответственно с входами первого элемента ИЛИ, выход которого соединен с входом разряда, вдвигаемого при сдвиге в сторону стар ’ших разрядов, первого регистра сдвига, входы с (р+2)~го по (п+1+р)-й (р - параметр кода, η - разрядность кода) разрядов информационного входа которого соединены соответственно с входами разрядов информационного входа устройства, выход первого элемента НЕ соединен с входом установки в "1" второго триггера, выходы двух старших разрядов первого регистра сдвига соединены соответственно с пер вым и вторым входами блока свертки, выходы разрядов с (р+2)-го по (п+р+ +1)-й первого регистра сдвига являются выходами старших разрядов информационного выхода устройства, отличающееся тем, что, с целью расширения функциональных возможностей за счет получения промежуточных кодовых комбинаций и выполнения преобразования р-кодов Фибоначчи, оно содержит второй регистр сдвига, второй счетчик, с третьего по пятый элементы ИПК, причем выход (р+1)-го разряда первого регистра сдвига является выходом младшего разряда информационного выхода устройства, выход (п+р-К)-го разряда первого регистра сдвига соединен с (К+2)-м входом блока свертки (К = 1...р-1),выход которого соединен с входом первого эле1633496мента НЕ, вход запуска устройства соединен с первым входом пятого элемента ИЛИ, с входами установки в "О" первого и второго счетчиков, входы $р-младших разрядов информационного входа первого регистра сдвига соединены с входом нулевого потенциала устройства, вход младшего разряда информационного входа устройства соединен с входом (р+1)-го разряда информационного входа первого регистра сдвига, вход разряда, вдвигаемого при сдвиге в сторону младших разрядов, которого соединен с входом нулевого потен- 15 циала устройства, выход второго элемента И соединен с первым входом четвертого элемента ИЛИ, второй вход которого соединен с входом запуска устройства, выход четвертого элемента 20 ИЛИ соединен с входами установки в ”0" второго триггера и второго регистра сдвига, синхровход которого соединен с вторым входом пятого элемента ИЛИ, синхровходом второго счетчика 25 и выходом задающего генератора, прямой выход первого триггера соединен с входом запуска задающего генератора, инверсный выход первого триггера соединен с первыми входами третьего и 39второго элементов ИЛИ, выходы которых соответственно соединены с первым и вторым входами задания режима первого регистра сдвига, синхровход первого регистра сдвига соединен с выходом пятого элемента ИЛИ, выход первого элемента И соединен с вторым входом второго элемента ИЛИ и входом второго элемента НЕ, выход которого соединен с вторым входом третьего элемента ИЛИ и входом разрешения счета второго счетчика, выход переполнения которого является сигнальным выходом устройства и соединен с синхровходом первого счетчика, выход второго триггера соединен с информационным входом третьего регистра сдвига, инверсный выход первого разряда которого и выход блока свертки соединены соответственно с первым и вторым входами первого элемента И, прямые выходы первого и (р+2)-го разрядов второго регистра сдвига соединены соответственно с первым входом четвертого элемента И и вторым входом второго элемента И, инверсный выход М-го (М =
- = 2...р+2) разряда второго регистра сдвига соединен с М-ми входами третьего и четвертого элементов И.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU894698677A SU1633496A1 (ru) | 1989-05-10 | 1989-05-10 | Устройство дл приведени кодов Фибоначчи к минимальной форме |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU894698677A SU1633496A1 (ru) | 1989-05-10 | 1989-05-10 | Устройство дл приведени кодов Фибоначчи к минимальной форме |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1633496A1 true SU1633496A1 (ru) | 1991-03-07 |
Family
ID=21451051
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU894698677A SU1633496A1 (ru) | 1989-05-10 | 1989-05-10 | Устройство дл приведени кодов Фибоначчи к минимальной форме |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1633496A1 (ru) |
-
1989
- 1989-05-10 SU SU894698677A patent/SU1633496A1/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 1092489, кл. Н 03 М 7/30, 1982. Авторское свидетельство СССР № 951291, кл. Н 03 М 7/30, 1980. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4774686A (en) | Serial digital signal processing circuitry | |
SU1633496A1 (ru) | Устройство дл приведени кодов Фибоначчи к минимальной форме | |
KR940001556B1 (ko) | 디지탈신호처리장치 | |
SU1280624A1 (ru) | Устройство дл умножени чисел с плавающей зап той | |
SU557718A1 (ru) | Цифровой указатель экстремумов сигнала | |
SU1471189A2 (ru) | Устройство дл вычислени разности квадратов двух чисел | |
SU1200288A1 (ru) | Микропрограммное устройство управлени | |
SU1539776A1 (ru) | Устройство микропрограммного управлени | |
SU600575A2 (ru) | Логарифмирующее устройство | |
SU690476A1 (ru) | Устройство дл последовательного выделени единиц из п-разр дного двоичного кода | |
SU911508A1 (ru) | Устройство дл сравнени двух чисел | |
SU429423A1 (ru) | Арифметическое устройство | |
SU1594541A1 (ru) | Устройство дл свертки по произвольному модулю | |
SU802963A1 (ru) | Микропрограммное устройство управле-Ни | |
SU1156072A1 (ru) | Устройство управлени микропроцессором | |
US4141077A (en) | Method for dividing two numbers and device for effecting same | |
SU608159A1 (ru) | Устройство микропрограммного управлени | |
SU494745A1 (ru) | Устройство дл синтеза многотактной схемы | |
SU943730A1 (ru) | Микропрограммное устройство управлени | |
RU2034330C1 (ru) | Операционный блок | |
SU1517034A1 (ru) | Микропрограммный процессор | |
SU1269145A1 (ru) | Микропроцессорное вычислительное устройство | |
SU1674111A1 (ru) | Процессорный модуль | |
SU940155A1 (ru) | Устройство дл вычислени элементарных функций | |
SU1188728A1 (ru) | Устройство дл реализации булевых функций |