SU940155A1 - Устройство дл вычислени элементарных функций - Google Patents

Description

() УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ЭЛЕМЕНТАРНЫХ ФУНКЦИЙ

1

Изобретение относитс  к вычислительной технике, а именно к классу арифметических устройств дл  вычислени  трансцендентных функций, и может .быть использовано в цифровых моделирующих , управл ющих и вычислительных системах как общего, так и специального применени .

Известны микропроцессорные устройства дл  вычислени  элементарных функций , состо щие из приемных, буферных и выходных регистров, коммутаторов, сдвигателей кодов, сумматоров и др., в которых вычисление каждой функции осуществл етс  с помощью соответствую-,j щей микропрограммы tl.

Недостатки указанных устройств сложность оборудовани  и микропрограммного управлени , а также невысокое быстродействие.го

Известны цифровые устройства дл  вычислени  р да элементарных функций, содержащие регистры, блоки сдвига, блоки пам ти, сумматоры-вычитатели.

анализаторы сходимости и др., в которых процесс вычислени  заключаетс  в выполнении процедур псевдоумножени  и псевдоделени  с целью реализации алгоритмов Волдера-Меджитта С2}.

Недостатки указанных устройств ограниченные функциональные возможности и невысокое быстродействие, обусловленные наличием деформации вектора .

Известны также цифровые устройства дл  вычислени  элементарных функций , тоже реализующие алгоритмы Волдера-Меджитта и в которых дл  сни-. жени  деформации вектора выбираетс  формула численного интегрировани  высокого пор дка З.

Недостатками таких устройств  вл етс  также недостаточно высокое быстродействие и мала  точность.

Наиболее близким к предлагаемому по функциональному назначению, принципу действи  и технической сущности  вл етс  устройство дл  вычислени 

элементарных функций, содержащее три регистра, четыре блока сдвига, блок пам ти, семь сумматоров, четыре переключател , блок управлени , счетчик и блок анализа знака. Коррекци  деформации вектора в этом устройстве осуществл етс  путем вычислени  на каждом шаге частичных поправок .

Недостатки известного устройства невысокое быстродействие и узость области применени  за счет ограниченного диапазона изменени  аргумента и невозможности непрерывного генерировани  функций с управл емым шагом, которые обусловлены зависимостью коэффициента деформации вектора от набора итераций, в результате чего этот набор задаетс  фиксированным, поэтому вариации его, в зависимости от аргумента или режима функционировани  , недопустимы.

Цель изобретени  - повышение быстродействи  устройства и расширение области его применени  за счет увеличени  диапазона изменени  аргумента и возможности непрерывного генерировани  функций с управл емым шагом.

Поставленна  цель достигаетс  тем что в устройство, содержащее первый, второй и третий регистры, два блока сдвига, счетчик, блок пам ти, блок управлени  и сумматоры, в котором выкоды первого и второго регистров соечинены с первыми информационными входами первого и второго сумматоров соответственно, выходы первого и второго регистров соединены с информационными входами соответствующих блоков сдвига, выходы которых соединены с вторыми информационными входами второго и первого сумматоров соответственно , выходы третьего, четвертого и п того сумматоров соединены с первыми информационными входами третьего, первого и второго регистров соответственно, вторые информационные входы которых соединены с входной информационной шиной устройства, запускающий вход и ответный выход устройства соединены соответственно с первым входом и первым выходом блока управлени , второй выход которого соединен с управл ющими входами приема информации первого, второго и третьего регистров, тактирующие входы первого и второго регистров и первый тактирующий вход третьего регистра соединены с третьим выходом блока управлени , четвертый выход которого

соединен со счетным входом счетчика, выход которого соединен с вторым входом блока управлени , первый и второй информационные входы третьего сумматора соединены с выходом третьего регистра и первым выходом блока пам ти соответственно, адресна  шина устройства соединена с адресными входами блоков сдвига и пам ти, знакова  шина устройства соединена с управл ющими входами первого, второго, третьего, четвертого и п того сумматоров , дополнительно введены четвертый и п тый регистры и блок анализа состо ни , содержащий регистр кода операций, дешифратор и блок нормализации числа, первый и второй входы которого соединены соответственно с информационным и управл ющим входами блока анализа состо ни , адресный, знаковый, управл ющий и блокирующий выходы которого соединены с первым, вторым и третьим выходами блока нормализации числа и выходом дешифратора соответственно, вход дешифратора соединен с третьим входом блока нормализации числа и выходом регистра кода операций, вход которого соединен с входом кода операции блока анализа состо ни , вход обнулени  которого соединен с четвертым входом б/юка нормализации числа, причем управл ющие входы приема информации четвертого и п того регистров и счетчика соединены , с п тым выходом блока управлени  третий Вход которого соединен с управл ющим выходом блока анализа состо ни , адресный и знаковый выходы которого соединены с адресной шиной и знаковой шиной устройства соответственно , входна  управл юща  шина и запускающий вход устройства соединены соответственно с входом кода операции и входом обнулени  блока анализа состо ни , блокирующий выход которого соединен с блокирующим входом блока пам ти, второй выход которого соединен с установочным входом счетчика, выход которого соединен с управл ющим входом блока анализа состо ни  информационный вход которого соединен с выходами третьего, четвертого и п того сумматоров, выходы первого и второго сумматоров соединены с информационными входами четвертого и п того регистров соответственно, выходы которых соединены с первыми информационными входами четвертого и п того сумматоров соответственно. 5 вторые информационные входы которых соединены с выходами второго и первого блоков сдвига соответственно, п тый выход блока управлени  соединен с вторым тактирующим входом третьего регистра. В устройстве дл  вычислени  элементарных функций блок нормализации числа содержит одноразр дный блок пам ти, элемент РАВНОЗНАЧНОСТЬ, муль типлексор, элементы ИСКЛОЧАЮЩЕЕ ИЛИ, элементы ЗАПРЕТ, элементы И, шифратор , первый и второй триггеры и регистр , выход которого  вл етс  первым выходом блока, второй выход кото рого соединен с выходами элемента РАВНОЗНАЧНОСТЬ и первого триггера, управл ющий вход которого соединен с управл ющими входами регистра и второго триггера и с вторым входом блока, первый вход которого соединен с информационными входами мультиплек сора и первой группой адресных входов одноразр дного блока пам ти, вто ра  группа адресных входов которого соединена с первым входом элемента РАВНОЗНАЧНОСТЬ, первым информационным входом регистра, адресным входом мультиплексора и третьим входом блока, знаковый выход мультиплексора соединен с первыми входами всех элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, вто .рые входы которых соединены с разр дными выходами мультиплексора, выход каждого элемента ИСКЛОЧАЮЩЕЕ ИЛИ соединен с управл ющим входом соответствующего элемента ЗАПРЕТ и первым входом соответствующего элемента И, второй вход каждого элемента И соединен с информационным входом соо ветствующего элемента ЗАПРЕТ и выходом предыдущего элемента ЗАПРЕТ, выходы элементов И соединены с входами шифратора, выход которого соединен с вторым информационным входом регистра , выход одноразр дного блока пам  ти соединен с информационным входом первого триггера, выход последнего элемента ЗАПРЕТ соединен с информационным входом второго триггера, выход которого  вл етс  третьим выходом блока, четвертый вход которого соединен с обнул ющим входом второго триггера, выход первого триггера сое динен с вторым входом элемента РАВНОЗНАЧНОСТЬ . В устройстве дл  вычислени  элементарных функций блок управлени  со держит генератор импульсов, три эле56 мента И, два триггера и мультиплексор , причем третий вход блока соединен с входом сброса мультиплексора, первый и второй управл ющие входы которого соединены с пр мыми выходами первого и второго триггеров соответственно , первый и второй информационные входы мультиплексора соединены с шиной сигнала 1, третий и четвертый информационные входы мультиплексора соединены с вторым входом блока, п тый информационный вход мулЬ типлексора соединен с шиной сигнала Q, шестой информационный вход мультиплексора соединен с первым входом блока, единичным входом первого триггера , нулевым входом второго триггера и входом запуска генератора импульсов , седьмой и восьмой информационные входы мультиплексора соединены с шиной сигнала 1, первый и второй выходы мультиплексора соединены с информационными входами первого и второго триггеров соответственно, входы первого элемента И соединены с пр мым выходом первого триггера и инверсным выходом второго триггера, выход соединен с вторым выходом блока, первый и второй входы второго элемента И соединены с пр мыми выходами первого и второго триггеров соответственно , а выход - с п тым выходом блока, третий выход которого соединен с первым выходом генератора импульсов , первый и второй входы третьего элемента И соединены с инверсными выходами первого и второго триггеров соответственно, а выход - с первым выходом блока, второй выход геИератора импульсов соединен с третьими входами второго и третьего элементов И, четвертым выходом блока и тактирующими входами первого и второго триггеров. На фиг. 1 представлена блок-схема |устройства; на фиг. 2 - схема блока нормализации числа; на фиг. 3 схема блока управлени . Устройство содержит первый 1, второй 2, третий 3t четвертый k и п тый 5 регистры, первый 6 и второй 7 блоки сдвига, блок 8 пам ти, первый 9 второй 10, третий 11, четвертый 12 и п тый 13 сумматоры, блок И управлени , счетчик 15 и блок 16 анализа состо ни , состо щий из регистра 17 кода операций, дешифратора 18 и блока 19 нормализации числа. Первый, второй и третий выходы блока 19 нормализации 7 . числа соединены соответственно с адресным , знаковым и управл ющим выхо дами блока 16 анализа состо ни , бло кирующий выход которого соединен с в ходом дешифратора 18, вход которого и третий вход блока 19 нормализации числа соединены с выходом регистра 1 кода операций. Вход этого регистра 1 соединен с входом кода операции блока 16 анализа состо ни , информацион ный, управл ющий входы и вход обнуле ни  которого соединены соответственн с первым, вторым и четвертым входами блока 19 нормализации числа. Выходы третьего11, четвертого 12 и п того 13 сумматоров по шине 20 соединены с информационным входом блока 16 ана лиза состо ни , знаковый выход которого по знаковой шине 21 соединен с управл ющими входами всех сумматоров 9-13- Адресный выход блока 16 анализа состо ни  по адресной шине 22 устройства соединен с адресными вход ми блоков 6 и 7 сдвига и блока 8 пам ти , первый выход которого соединен с вторым информационным входом треть его сумматора 11. Блокирующий выход блока Тб анализа состо ни  соединен с блокирующим входом блока 8 пам ти, второй выход которого соединен с установочным входом счетчика 15. Третий вход блока I управлени  соединен с управл ющим выходом блока 16 анализа состо ни , вход кода операции которого соединен с входной управл ющей шиной 23 устройства. Вход обнулени  блока 16 анализа состо ни  соединен с запускающим входом 2 устройства и первым входом блока 1 управлени , первый выход которого соединен с ответным выходом 25 устро ства. Второй выход блока 14 управлени  соединен по шине 26 с управл ющими входами занесени  информации первого 1, второго 2 и третьего 3 регистров, выходы которых соединены с первыми информационными входами первого 9, второго 10 и третьего. 11 сумматоров соответственно. Выходы первого 9 и второго 10 сумматоров сое динены с информационными входами четвертого 4 и п того 5 регистров соответственно , выходы которых соединены с первыми информационными входами четвертого 12 и п того 13 сумматоров соответственно. Выходы третьего 11, четвертого 12 и п того 13 сумматоров соединены с первыми информационными входами третьего 3, первого 1 и второго 2 регистров соответственно, вторые информационные входы которых соединены с входной информационной шиной 27 устройства. Четвертый выход блока 14 управлени  соединен со счетным входом счетчика 15 а п тый выход блока 14 управлени  соединен по шине 28 с вторым тактирующим входом третьего регистра 3 и с управл ющими входами приема информации четвертого 4 и п того 5 регистров и счетчика 15Третий выход блока 14 управлени  соединен по шине 29 с тактирующими входами первого 1 и второго 2 регистров и с первым тактирующим входом третьего регистра 3. Выход 30 счетчика 15 соединен с управл ющим входом блока 16 анализа состо ни  и вторым входом блока 14 управлени . Выходы первого 1 и второго 2 регистров соединены с информационными входами первого 6 и второго 7 блоков сдвига соответственно . Выход первого блока 6 сдвига соединен с вторыми информационными входами второго 10 и п того 13 сумматоров . Выход второго блока 7 сдвига соединен с вторыми информационными входами первого 9 и четвертого 12 сумматоров. Блок-схема (фиг. 2) одного из возможных вариантов выполнени  блока 19 нормализации числа содержит одноразр дный блок 31 пам ти, элемент РАВНОЗНАЧНОСТЬ 32, мультиплексор 33, элементы ИСКЛЮЧАЩЕЕ ИЛИ 34, элементы ЗАПРЕТ 35, элементы И Зб, шифратор 37, первый 38 и второй 39 триггеры и регистр 40. Пор дковые номера элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 34, элементов ЗАПРЕТ 35 и элементов И Зб приведены в скобках и соответствуют номеру разр да мультиплексора 33, начина  с младшего. Например, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, подключенный к второму младшему разр ду мультиплексора 33, имеет номер 34(2), а соединенные с ним элемент ЗАПРЕТ и элемент И 35(2) и 36(2) соответственно. Дл  п-разр дного мультиплексора элементы старшего разр да имеют номера соответственно 34(), 35(п-1) и Зб.(п-1), так как п-й разр д  вл етс  знаковым. Выход регистра 40  вл етс  первым выходом 41 блока 19 нормализации числа , второй выход 42 которого по шине соединен с выходами элемента РАВНОЗНАЧНОСТЬ 32 и первого триггера 38. Выход второго триггера 39  вл етс  третьим выходом 43 блока 19 нормали9 зации числа, первый вход k которого соединен с информационными входами мультиплексора 33 и первой группой адресных входов одноразр дного блока 31 пам ти. Управл ющие входы регистра АО, первого 38 и второго 39 триггера соединены с вторым входом S блока, третий вход 6 которого соединен с второй группой адресных входов одноразр дного блока 31 пам ти, с первым входом элемента РАВНОЗНАЧНОСТЬ 32, с первым информационным входом регистра kQ и адресным входом мультиплексора 33. знаковый выход которого соединен с первыми входами всех элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 3(1) 3«(п-1), вторые входы которых соединены с разр дными выходами мультиплексора 33. Выход каждого элемента ИСКШЧАЮЩЕЕ ИЛИ 3f{j), где j мен етс  от 1 до п-1, соединен с управл ющим входом элемента ЗАПРЕТ 35(j) и первым входом элемента И 36(j) данного j-ro разр да. Второй вход каждого элемента И 36(j) соединен с информационным входом элемента ЗАПРЕТ 35(j) данного j-ro разр да и выходом элемента ЗАПРЕТ 35(j+1) предыдущего старшего разр да. Выходы всех элементов И Зб(1)-Зб(п-1) соединены с соответствующими входами шифратора 37 выход которого соединен с вторым информационным входом регистра 0. Выход одноразр дного блока 31 пам ти соединен с информационным входом пер вого триггера 38, выход элемента ЗАПРЕТ 35(1) младшего разр да соединен с информационным входом второго триггера 39, обнул пщий вход которого соединен с четвертым входом 7 блока нормализации Ч1.сла, причем выход первого триггера 38 соединен с вторым входом элемента РАВНОЗНАЧНОСТЬ 32. Блок-схема (фиг. 3) одного из воз можных вариантов выполнени  блока Ш управлени  содержит генератор 8 импульсов, первый Э, второй 50 и третий 51 элементы ;И, первый 52 и второй 53 треггеры, мультиплексор 5 первый 55, второй 56 и третий 57 вхо ды, а также первый 58, второй 59. третий 60. четвертый 61 и п тый б2 выходы. Первый и второй управл ющие входы мультиплексора З соединены с пр мыми выходами первого 52 и второг 53 триггеров соответственно, информационные входы которых соединены с первым и вторым выходами мультиплекс 510 ра 5 соответственно. Первый вход 55 блока соединен с единичным входом первого триггера 52. нулевым входом второго триггера 53. входом запуска генератора 8 импульсов и с шестым информационным входом мультиплексора 5, первый, второй, седьмой и восьмой информационные входы которого соединены с шиной сигнала 1. Третий и четвертый информационные входы мультиплексора 5 соединены с вторым входом 5.6 блока, а п тый информационный вход мультиплексора 5 соединен с шиной сигнала О. Третий вход 57 блока соединен с входом сбрюса мультиплексора 5. Входы первого элемента И i9 соединены с пр мым выходом первого триггера 52 и инверсным выходом второго триггера 53. а выход соединен с вторым выходом 59 блока. Первый и второй входы второго элемента И 50 соединены с пр мыми выходами первого 52 и второго 53 триггера соответственно, а выход - с п тым выходом 62 блока, третий выход 60 которого соединен с первым выходом генератора ЦВ импульсов. Первый и второй входы третьего элемента И 51 соединены с инверсными выходами первого 52 и второго 53 триггеров соответственно , а выход - с первым выходом 58 блока. Второй выход генератора импульсов соединен с третьими входами второго 50 и третьего 51 элементов И, четвертым выходом 61 блока и тактирующими входами первого 52 и второго 53 триггеров. Последовательность работы предлагаемого устройства состоит в задании в виде кодов данных по входной информационной шине 27 устройства, кода операций и запускающего сигнала соответственно по входной управл ющей шине 23 и запускающему входу 2t устройства и съеме данных в виде кодов с третьего t1. четвертого 12 и п того 13 сумматоров, или с первого t, второгЬ 2 и третьего 3 регистров после формировани  импульсного сигнала по управл ющему выходу блока 16 анализа состо ни  или по ответному выходу 25 устройства. Работа устройства основываетс  на следующих рекуррентных соотношени х , q.,..y,. . - - r. -(iM) + P. Ti 1 . +a-.-:f -Z 4f1 « Tl ,-41 ,-, :j(. 6..x- -1- J,. i4-f V -v(l) iH i+1 . -:. i j - номер коррекции j 1,2,3. .m, ; C- - константы истинного значени  аргумента, 2arctg при , . i | 2Arth 2 - при j - индекс итерации, принимающий целочисленные значени  в диапазоне 0 п, где n - разр дность двоичного представлений данных. Реа/мзаци  соотношений (1)-()эквивалентна соотношени м te:v::,i,i;:K2 c % с погрешностью до ошибок округлени  при вычислени х с двоичной разр дностью п. А так как реализаци  соотношений (8) не приводит к по влению деформации вектора решени  на /ж}бой итерации с индексом i, то наборы ите раций могут быть произвольными и задаватьс  как принудительно, например , в виде одной итерации при генерировании функций с шагом С(7), так и автоматически, т.е. когда индексы 1заранее не определены и формируютс в процессе вычислений. Дл  определени  индекса i, а также дл  определени  значени  f, , равного -f 1 или -1, и момента окончани  итераций в устройстве служит блок 16 анализа состо ни . Код операций (КОП поступающий по входной управл ющей шине 23, записываетс  в регистре 17 кода операций. Первый разр д КОП соответствует величине q, равной +1 или -1, и характеризует тип определ ющей функции - тригонометрическа  или гиперболическа  (экспоненциальна ). Дешифратор 18 служит дл  выде лени  режима непрерывного генерирова ни  функций. КОП поступает также на a 12 третий вход блока 19 нормализации числа, в котором используетс  дл  задани  адреса в мультиплексоре 33 (фиг. 2), задани  части адреса одноразр дного блока 31 пам ти, а также дл  формировани  сигналов пс знаковому выходу блока 16 анализа состо ни  и дл  формировани  старшего разр да адреса блока 8 пам ти. КОП, поступа  на мультиплексор 33, управл ет выбором выходов с любого сумматора - третьего 11, четвертого 12 или п того 13 - с целью анализа их выходных кодов. КОП, поступа  в одноразр дный блок 31 пам ти, совместно с знаками операндов, поступающими по первому входу блока 19 нормализации числа, формирует стратегию выбора знака |. дл  заданной функции, т.е. обеспечивает сходимость процессов вычислений во всех квадрантах пространства допустимой области определени  функций. Все соотношени  дл  выбора знаков во всех квадрантах дл  каждой функции записываютс  заранее в одноразр дном блоке 31 пам ти, представл ющем собой модуль посто нного запоминающего устройства. Первый разр д КОП, поступа  на первый вход элемента РАВНОЗНАЧНОСТЬ 32, формирует противофазные или синфазные значени  сигналов с выходов первого триггера 38 и элемента РАВНОЗНАЧНОСТЬ 32. Поскольку эти выходы используютс  дл  управлени  операци ми сложени  или вычитани  по второму входу сумматоров , то при их синфазном значении возможны вычислени  пр мых и обратных гиперболических и экспоненциальных функций. Дл  противофазных значений выходов элемента РАВНОЗНАЧНОСТЬ 32 и первого триггера 38, что обусловливаетс  значением первого разр да КОП, равным О, операции в первом 9 и четвертом 12 сумматорах будут инверсными по отношению к операци к во втором 10, третьем 11 и п том 13 сумматорах, так как выход элемента РАВНОЗНАЧНОСТЬ 32 поступает через знаковую шину 21 на управл ющие входы сумматора первой перечисленной группы, а выход первого триггера 38 - соответственно второй. Кроме того, первый разр д КОП через регистр 0 поступает на вход старшего адреса блока 8 пам ти, в котором записаны константы (7) , определ   тем самым тип константы. На остальные адресные входы блока 8 пам ти и блоков 6 и 7 сдвига поступают сигналы с остальных разр дов регистра 40, на которых содержитс  величина пор дка числа, поступающего с мультиплексора 33.

Дл  формировани  пор дка код числа с ПРОИЗВОЛЬНЫМ знаком посредством элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 34 преобразуетс  в код одного знака. После этого с помощью элементов ЗАПРЕТ 35 и элементов И 36 на каждом k-м разр де входа шифратора 37 формируетс  функци 

« „ а П е,

где значение на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 34 k-ro разр да. приведенного на фиг. 2 варианта соединени  элементов схемы на входе шифратора 37 возможно по вление только одного разр дного сигнала, соответствующего уровню логической 1, который шифратором 37 преобразуетс  8 соответствующий данному разр ду номер, либо на входе шифратора 37 не образуетс  ни одной логической 1, когда анализируемое число эквивалентно арифметическому нулю. 8 последнем случае логическа  функци 

пн

Ра

снимаема  с выхода элемента ЗАПРЕТ младшего разр да 35(0, принимает значение логической 1, что соответствует окончанию вычислительного процесса . Этот сигнал через второй триггер 39 поступает по управл ющему выходу блока 16 анализа состо ни  на третий вход блока 14 управлени . Занесение состо ний знакового, адресного и управл ющего выходов блока 16 анализа состо ни  осуществл етс  при поступлении сигнала PQ с выхода счетчика 15, формируемого в момент переполнени  этого счетчика при номере коррекции j, равном т-. Величина , равна  дополнению т. до М, где М - емкость счетчика 15, записываетс  а бпок 8 пам ти в виде констант и считываетс  из него в счетчик 15 по сигналу Сз, поступающему с п того выхода 28 (фиг. 1) блока 14 управлени  на управл ющий вход счетчика 15Импульсы tf, поступающие с четвертого выхода блока 14 управлени , по переднему фронту увеличивают состо ние счетчика 15 каждый раз на единицу.

Граф работы блока 14 управлени  содержит вершину начального состо ни  CQ. , вершину подготовительного этапа С, вершину корректирующего цикла и вершину формировани  ответного сигнала CQOПереход из начального состо ни  CQ возможен на вершину подготовительного этапа Сх) по запускающему

внешнему сигналу Р, поступающему по первому входу блока 14 управлени  с запускающего входа 24 устройства, а также на вершину формировани  ответного сигнала Сд, переход на ко (Торую возможен при поступлении сиг- |нала PJ, формируемого по сигналу (9) с второго триггера 39 блока 19 норма/мзации числа.

С поступлением сигнала Р на первом и втором выходах генератора 48 импульсов блока 14 управлени  (фиг.З) формирз тс  серии импульсов t и соответственно, обусловлива  функционирование устройства.

При нахождении блока 14 управлени  в начальном состо нии С на выходе первого элемента И 49 формируетс  строб предварительного занесени  С, поступающий через второй выход 26

блока 14 управлени  на управл ющие входы приема информации первого 1, второго 2 и третьего 3 регистров, который совместно с серией импульсов tff, поступающей по третьему выходу блока 14 управлени , по переднему фронту разрешает запись в эти регист ры исходной информации о данных Z, Zft, Т, поступающих по входной информационной шине 27 устройства.

Claims (3)

1.Смолов В.Б. и др. Многофуик циональные микропроцессорные модули дл  систем управлени  роботами Электронное моделирование, 1979 V 1, с. 5, рис. 1.

2.Байков В.Д. и др. Аппаратурна  реализаци  элементарных функций в ЦВМ, Л., ЛГУ, 1975, с. 96.

3.Абрамсон И.Т. и др. Методы вычислени  элементарных функций на цифровых модел х. - Управл ющие системы и машины, 1978, Vt k, с. 8590 .

Ц. Авторское свидетельство СССР If 519717, кл. G Об F 15/3, 1975 (прототип).

Фиг.1