SU1629910A1 - Microprogram control unit - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в ЭВМ и вычислительных системах с микропрограм- мньм управлением. Цель изобретени  - уменьшение емкости пам ти микрокоманде Устройство содержит блок пам ти , регистр адреса, группу счетчиков , два коммутатора адреса, узелThe invention relates to automation and computing and can be used in computers and computer systems with firmware. The purpose of the invention is to reduce the memory capacity of the microcommand. The device contains a memory block, an address register, a group of counters, two address switches, a node

Description

О5O5

юYu

СОWITH

соwith

приоритета, группу элементов 2И-ИЛИ,, регистр условий, шифратор 9, вого по третий элементы ИЛИ, блок элементов И„ В устройстве реализован подсчет количества выполненных логических условий, что позвол ет в р де алгоритмов (например, диагностики)priority, a group of elements 2И-OR ,, register of conditions, an encoder 9, third to third elements OR, a block of elements AND "The device implements counting of the number of logical conditions fulfilled, which allows a number of algorithms (for example, diagnostics)

сократить емкость блока пам ти„ Новыми элементами устройства  вл ютс  группа счетчиков приоритета, группа элементов 2И-ИЛИ, блок элементов И, второй коммутатор адреса и шифратор, 1 ил.Reduce the capacity of the memory block. New device elements are a group of priority counters, a group of 2-OR elements, a block of AND elements, a second address switch and an encoder, 1 Il.

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в ЭВМ и вычислительных системах с микропрограммным управлением.The invention relates to automation and computing and can be used in computer and microprogrammed computer systems.

Цель изобретени  - сокращение емкости пам ти микрокоманд.The purpose of the invention is to reduce the memory capacity of micro-instructions.

Сущность функционировани  устройства состоит в следующем;The essence of the operation of the device is as follows;

вместе с сигналами микроопераций на каждом шаге микропрограммного управлени  выдаютс  сигналы (дл  каждого логического услови  сво  пара), определ ющие ожидаемое значение логического услови ;together with the micro-operation signals, at each step of the firmware control, signals are issued (for each logical condition of its pair) that determine the expected value of the logical condition;

как только значение одного либо нескольких логических условий совпадает с ожидаемыми, формируетс  сигнал на переход к очередной микрокоманде |as soon as the value of one or several logical conditions coincides with the expected ones, a signal is generated for the transition to the next micro-command |

формирование адреса очередной микрокоманды осуществл етс  путем конкатенации кодов младших и старших разр дов оThe formation of the next microcommand address is accomplished by concatenating the codes of the lower and higher order bits

1515

2020

2525

30thirty

3535

4040

Формирование младших -разр дов адреса осуществл етс  следующим образом. Из всех провер емых на данном шаге микропрограммного управлени  логических условий, значени  которых совпали с ожидаемыми, выбираетс  наиболее приоритетное содержимое счетчика адреса , соответствующего этому логическому условию,, и увеличиваетс  на единицу. Код, полученный на выходе данного счетчика адреса, образует младшие разр ды адреса очередной микрокоманды .The formation of the minor address bits is carried out as follows. Of all the logical conditions tested at this step of firmware control, the values of which coincided with the expected ones, the most priority content of the address counter corresponding to this logical condition is selected and is incremented by one. The code received at the output of this address counter forms the lower order bits of the next microcommand address.

Старшие разр ды адреса формируютс  по следующему алгоритму. Сигналы с выходов элементов проверки логического услови , соответствующих тем логическим услови м, значени  которых совпали с ожидаемым, поступают на входы приоритетного шифратора. Код на выходе приоритетного шифратора, соответствующий наиболее приоритетному из всех сигналов, поступивших на егоHigher address bits are formed by the following algorithm. The signals from the outputs of the logical condition check elements corresponding to those logical conditions whose values coincided with the expected ones are fed to the inputs of the priority encoder. The code at the output of the priority encoder corresponding to the most priority of all signals received at its

5555

5five

00

5five

00

3535

4040

5five

входы, образует старшие разр ды адреса очередной микрокоманды,,inputs, forms the highest bits of the address of the next microinstruction ,,

Таким образом, в микропрограммном устройстве управлени  организуетс  асинхронный режим работы с ветвлением микрокоманд в зависимости от результатов проверки логических условий и их приоритетности, что приводит к повышению производительности устройстваThus, an asynchronous mode of operation with branching of microinstructions is organized in the firmware of the control unit, depending on the results of checking the logical conditions and their priority, which leads to an increase in the performance of the device

На чертеже изображена функциональна  схема устройства.The drawing shows a functional diagram of the device.

Устройство содержит блок 1 пам ти,регистр 2 адреса, группу 3.1-3.k счетчиков , второй коммутатор 4 адреса, первый коммутатор 5 адреса, узел 6 приоритета , группу 701-7.k элементов 2И-ИЛИ, регистр 8 условий, шифратор 9, первой и второй элементы ИЛИ 10 и 11, блок 12.1-12ck элементов И, входы 13,14 соответственно пуска и кода операции устройства, группу 1501-15.k входов логических условий устройства, выход 16 микроопераций, выход 1601 конца работы блока 1 пам ти, группу полей 17.1-17.k логических условий и выход 18 конца команды блока 1 пам ти, группу 19«,1-19оП входов и группу 20.1-20.k выходов узла приоритета, блок 21 синхронизации с выходами 21.1-21.3, состо щий из генератора 22 тактовых импульсов , триггера 23, третьего элемента ИЛИ 24, а также элемент И 25 и вход-26 останова.The device contains a block of 1 memory, address register 2, a group of 3.1-3.k counters, a second switch 4 of the address, a first switch of the address 5, a priority node 6, a group 701-7.k of elements 2И-OR, a register of 8 conditions, an encoder 9 , first and second elements OR 10 and 11, block 12.1-12ck of elements AND, inputs 13.14, respectively, start-up and device operation code, group 1501-15.k of inputs for logical conditions of the device, output 16 micro-operations, output 1601 of the end of operation of memory block 1 ti, group of fields 17.1-17.k of logical conditions and output 18 of the end of the command of memory block 1, group 19 ", 1-19оП inputs and group 20.1-20.k the outputs of the priority node, the synchronization block 21 with the outputs 21.1-21.3, consisting of a generator of 22 clock pulses, a trigger 23, a third element OR 24, and also an element 25 and a stop 26.

Устройство работает следующим образомThe device works as follows

В исходном состо нии все элементы пам ти устройства наход тс  в нулевом состо нии, за исключением разр да блока 1 пам ти, соответствующего выходу 18 конца команды блока (цепи установки исходного состо ни  устройства условно не показаны). Вход 14 устройства, соединенный с первым информационным входом коммутатора 5,In the initial state, all the elements of the device memory are in the zero state, with the exception of the block 1 of the memory corresponding to the output 18 of the end of the block command (the setting circuit of the initial state of the device is not conventionally shown). The device input 14 connected to the first information input of the switch 5,

скоммутирован с входом регистра 2 адреса.It is connected with the input of the register 2 addresses.

По заднему фронту сигнала Пуск с входа 13 устройства, прошедшего через элемент ИЛИ 10, в регистр 2 запишетс  адрес начальной микрокоманды Начальный адрес (код операции) с выхода регистра 2 поступит на вход блока 1 пам ти, и на его выходах по витс  перва  микрокоманда. Одновременен- но с выполнением заданных микроопераций , сигналы которых считываютс  с выхода 16 блока 1 пам ти, в элементах 2И-ИЛИ i группы 7.1-1.k идет про- нии цикла микропрограммного управлеверка совпадений значений логических услпвий с заданными, которые записываютс  в регистр 8 импульсов с выхода 21 о 2. Причем если на некотором шаге микропрограммного управлени  значение данного логического услови  не провер етс  (оно может быть любым ) , то на соответствующей ему паре выходов группы 17.1-17.k выходов блока 1 пам ти выдаетс  нулевой коДо Если же ожидаемое значение логического услови  должно быть единичного уровн , то на соответствующих ему выходах группы 17.1-170k выходов блока 1 пам ти выдаетс  код 10, если нулевого уровн  - то код 01. При безусловном переходе к очередной микрокоманде на выходах группы 17.1-17,k, соответствующих требуемому условию,On the falling edge of the Start signal from input 13 of the device passing through the element OR 10, register 2 will write the address of the initial micro-command. The starting address (operation code) from the output of register 2 will go to the input of memory block 1 and the first micro-command will be output at its outputs. Simultaneously with the execution of specified micro-operations, the signals of which are read from the output 16 of memory 1, elements 2I-OR i of group 7.1-1.k go through the loop of the microprogrammed control of the coincidence of the values of logical conditions with the specified ones that are written to register 8 impulses from output 21 to 2. Moreover, if at some microprogram control step the value of this logical condition is not checked (it can be any), then on the corresponding output pair of group 17.1-17.k of the output of memory block 1 is issued zero code. If the logical condition is expected to be a single level, then the corresponding outputs of the group 17.1-170k of the outputs of memory block 1 give the code 10, if the level is zero, then the code is 01. With an unconditional transition to the next micro-command, the outputs of the group 17.1-17, k corresponding to the required condition

выдаетс  код Иcode is issued AND

ii

По окончании проверки логических условий либо при безусловном переходе на выходах одного или нескольких элементов 7И-ИЛИ группы 7.1-7Л- по вл ютс  единичные сигналы, поступающие на счетные входы +1 счетчиков группы Зо1-3.п, входы элемента ИЛИ 11, узла 6 приоритета и шифратора 90 С выхода приоритетного шифратора 9 старшие разр ды адреса очередной микрокоманды поступ т на второй информационный вход коммутатора 5„Upon completion of the verification of the logical conditions or with unconditional transition at the outputs of one or more elements 7 and -7 of the group 7.1-7 L, single signals will appear at the counting inputs +1 counters of the group So1-3.n, the inputs of the element OR 11, node 6 of the priority and encoder 90 From the output of the priority encoder 9, the higher bits of the address of the next microcommand will arrive at the second information input of the switch 5 "

К этому времени только на одном из выходов 20 «1-20. п. узла 6 будет присутствовать единичный сигнал, соответствующий наиболее приоритетному из всех совпавших при проверке с ожидаемыми значени ми на данном этапе логических условий Счетчик групп 3o1-30k по заднему фронту сигнала с выходов 21„3 И соответствующего элемента И группы 1201-120k перейдет в следующее сотсто ние Код, запи30By this time, only one of the exits 20 "1-20. at node 6 there will be a single signal corresponding to the highest priority of all logical conditions matched in the test with the expected values. The counter of groups 3o1-30k on the falling edge of the signal from outputs 21 and 3 of the corresponding And element of group 1201-120k will go to next article Code, record 30

ни  на всех выходах блока 1 пам ти, за исключением выхода 18, выдача информации прекратитс . Единичный сигнал с выхода 18 конца команды бло20 ка 1 пам ти обнулит группу 3.1-3.k счетчиков, регистр 8 подключит через коммутатор 5 к входу регистра 2 вход 14 устройства. Устройство перейдет в режим ожидани  очередного кода опе25 рации.All the outputs of memory block 1, with the exception of output 18, will stop outputting information. A single signal from the output 18 of the end of the block 1 memory command will reset a group of 3.1-3.k counters, register 8 connects through the switch 5 to the input of register 2 input 14 of the device. The device enters the standby mode of the next operation code.

Claims (1)

Формула изобретени Invention Formula Микропрограммное устройство управлени , содержащее блок пам ти, ре- (, гистр адреса,регистр условий,первый коммутатор адреса,с первого по трети элементы ИЛИ, -элемент И триггер , генератор тактовых импульсов , причем вход кода операции устройства соединен с первым информационным входом первого коммутатора адреса, выход которого соединен с информационным входом регистра адреса, выход которого соединен с адресным входом блока пам ти, выход нул  микроопераций которого под ключен к выходу микроопераций устройства , выход признака Конец работы -с блока пам ти соединен с первым входом третьего элемента ИЛИ, выход которого соединен с входом установки в О триггера,выход которого соединен с входом запуска генератора тактовых импульсов , первый выход которого соединен с первым входом элемента И,входы запуска иA microprogram control device containing a memory block, a reg (, address hub, condition register, first address switch, first to third elements OR, element and trigger, clock generator, the input of the operation code of the device connected to the first information input of the first the address switch, the output of which is connected to the information input of the address register, the output of which is connected to the address input of the memory unit, the output zero of the microoperations of which is connected to the output of the device microoperations, the output of the sign End Ota -c block memory connected to the first input of the third OR gate, whose output is connected to the input of a trigger On installation, whose output is connected to the input start timing generator, a first output connected to a first input of AND, trigger inputs and 3535 4040 5050 5555 останова устройства соединены соответственно с входом установки в 1 триггера, с вторым входом третьего элемента ИЛИ, выход признака Конец команды блока пам ти соединен с управл ющим входом первого коммутатора адреса, отличающее, с  тем, что, с целью сокращени  емкости па-device shutdowns are connected respectively to the installation input in 1 trigger, to the second input of the third element OR, the sign output. The end of the memory block command is connected to the control input of the first address switch, which is different in order to reduce the 9910699106 санный в этом счетчике группы 3.1- 3.k, через коммутатор 4 поступит на второй информационный вход коммутатора 5.Sled in this counter of the group 3.1-3.k, through the switch 4 will go to the second information input of the switch 5. К моменту окончани  всех переходных процессов в счетчиках группы 3.1 3.k и коммутаторах 4 и 5 на синхро- вход регистра 2 через элемент ИЛИ 10 поступит задний фронт сигнала с выхода 21 о 1 блока 21 и элемента И 25. В регистр 2 запишетс  адрес очередной микрокоманды. В дальнейшем работа устройства аналогична. По оконча10By the end of all transients in the counters of group 3.1 3.k and switches 4 and 5, the synchro input of register 2 through the element OR 10 will receive the falling edge of the signal from the output 21 about 1 of block 21 and element 25. And the register 2 will write the address microinstructions In the future, the operation of the device is similar. By end 10 нии цикла микропрограммного управлеfirmware control loop ни  на всех выходах блока 1 пам ти, за исключением выхода 18, выдача информации прекратитс . Единичный сигнал с выхода 18 конца команды блока 1 пам ти обнулит группу 3.1-3.k счетчиков, регистр 8 подключит через коммутатор 5 к входу регистра 2 вход 14 устройства. Устройство перейдет в режим ожидани  очередного кода операции .All the outputs of memory block 1, with the exception of output 18, will stop outputting information. A single signal from the output 18 of the end of the command of the memory block 1 will reset the group 3.1-3.k counters, register 8 will connect the input 14 of the device through the switch 5 to the input of the register 2. The device will go into standby mode for the next opcode. Формула изобретени Invention Formula Микропрограммное устройство управлени , содержащее блок пам ти, ре- (, гистр адреса,регистр условий,первый коммутатор адреса,с первого по трети элементы ИЛИ, -элемент И триггер , генератор тактовых импульсов , причем вход кода операции устройства соединен с первым информационным входом первого коммутатора адреса, выход которого соединен с информационным входом регистра адреса, выход которого соединен с адресным входом блока пам ти, выход нул  микроопераций которого подключен к выходу микроопераций устройства , выход признака Конец работы блока пам ти соединен с первым входом третьего элемента ИЛИ, выход которого соединен с входом установки в О триггера,выход которого соединен с входом запуска генератора тактовых импульсов , первый выход которого соединен с первым входом элемента И,входы запуска иA microprogram control device containing a memory block, a reg (, address hub, condition register, first address switch, first to third elements OR, element and trigger, clock generator, the input of the operation code of the device connected to the first information input of the first the address switch, the output of which is connected to the information input of the address register, the output of which is connected to the address input of the memory unit, the output zero of the micro-operations of which is connected to the output of the micro-operations of the device, the output of the sign End Ota block memory connected to the first input of the third OR gate, whose output is connected to the input of a trigger On installation, whose output is connected to the input start timing generator, a first output connected to a first input of AND, trigger inputs and останова устройства соединены соответственно с входом установки в 1 триггера, с вторым входом третьего элемента ИЛИ, выход признака Конец команды блока пам ти соединен с управл ющим входом первого коммутатора адреса, отличающее, с  тем, что, с целью сокращени  емкости па-device shutdowns are connected respectively to the installation input in 1 trigger, to the second input of the third element OR, the sign output. The end of the memory block command is connected to the control input of the first address switch, which is different in order to reduce the м ти микрокоманд, устройство содержит шифратор, блок элементов И, второй коммутатор адреса, узел приоритета , с первого по Jk-й (где k-количест- во логический условий) элементы И-ИЛИ с первого по k-й счетчики, причем вход логических условий устройства соединен с информационным входом ре- гистра условий, выход 1-го (...k) разр да которого соединен с первым пр мым и с инверсным входами 1-го элемента И-ИЛИ, выходы с первого по Jk-й элементов И-ИЛИ подключены к входам узла приоритета, шифратора и второго элемента ИЛИ, выход которого соединен с вторым входом элемента И, выход которого соединен с первым входом первого элемента ИЛИ, выход которого соединен с входом синхронизации регистра адреса, вход запуска устройства соединен с вторым входом первого элемента ИЛИ, второй и третий выходы генератора тактовых имmi microinstructions, the device contains an encoder, a block of AND elements, a second address switch, a priority node, first to Jk-th (where k is the number of logical conditions), AND-OR elements from first to k-th counters, and the input device conditions are connected to the information input of the register of conditions, the output of the 1st (... k) bit of which is connected to the first direct and inverse inputs of the 1st element AND-OR, the outputs from the first to the Jk-th element AND -OR connected to the inputs of the priority node, the encoder and the second element OR, the output of which is connected to the second input ohm of the AND element, the output of which is connected to the first input of the first OR element, the output of which is connected to the synchronization input of the address register, the device start input connected to the second input of the first OR element, the second and third outputs of the clock generator 00 5five 00 пульсов соединены соответственно с входом синхронизации регистра условий и первым входом блока элементов И, выход узла приоритета соединен с управл ющим входом второго коммутатора адреса и вторым входом блока элементов И, i-й выход которого соединен со счетным входом 1-го счетчика , выход которого соединен с 1-м информационным входом второго коммутатора адреса, первый и второй выходы 1-го пол  логических условий блока пам ти соединены соответственно с вторым и третьим входами 1-го элемента И-ИЛИ, выход признака Конец команды блока пам ти соединен с входом установки в О регистра условий и с первого по k-й счетчиков, выходы шифратора и второго коммутатора адреса подключены к соответствующим разр дам второго информационного входа первого коммутатора адреса.pulses are connected respectively to the synchronization input of the condition register and the first input of the AND block, the output of the priority node is connected to the control input of the second address switch and the second input of the AND block, the i-th output of which is connected to the counting input of the 1st counter, the output of which is with the 1st information input of the second address switch, the first and second outputs of the 1st field of the logical conditions of the memory block are connected respectively to the second and third inputs of the 1st element AND-OR, the output of the sign End of the memory block command connected to the input of the installation in the About condition register and from the first to the kth counters, the outputs of the encoder and the second address switch are connected to the corresponding bits of the second information input of the first address switch.