SU1617654A1 - Device for receiving binary frequency-manipulated signals - Google Patents

Abstract

Изобретение относитс  к технике электросв зи. Цель изобретени  - повышение помехоустойчивости при кратковременных пропадани х сигнала. Устройство содержит четыре умножител  1.1 - 1.4, два генератора 2.1,2.2 опорных сигналов, два фазовращател  3.1, 3,2, четыре интегратора 4.1 - 4.4, четыре блока 5.1 - 5.4 пам ти, два блока 6.1,6.2 определени  фазы, два блока 7.1,7.2 определени  модул , синхронизатор 8 символов, решающий блок 9, четыре коммутатора 10 - 13, сумматор 14, три пороговых блока 15, 16, 17, четыре блока 18 - 21 задержки, вычитающий блок 22, элемент И 23. Такое построение схемы устройства приводит к тому, что при вынесении решени  в каждом единичном интервале учитываетс  прин тый сигнал не только текущего единичного интервала, но также предыдущего и последующего единичных интервалов. 1 ил.The invention relates to telecommunications technology. The purpose of the invention is to improve noise immunity in the event of a short signal loss. The device contains four multipliers 1.1-1.4, two oscillators 2.1.2.2 reference signals, two phase shifters 3.1, 3.2, four integrators 4.1-4.4, four blocks 5.1-5.4 memory, two blocks 6.1.6.2 phase determination, two blocks 7.1, 7.2 module definitions, synchronizer of 8 symbols, decision block 9, four switches 10-13, adder 14, three threshold blocks 15, 16, 17, four delay blocks 18-21, subtracting block 22, AND 23 to the fact that when making a decision in each unit interval, the received signal is taken into account not only the current unit interval, but also the previous and subsequent single intervals. 1 il.

Description

Изобретение относится к технике электросвязи и может быть использовано для передачи данных по каналам связи.The invention relates to telecommunication technology and can be used to transmit data via communication channels.

Цель изобретения - повышение помехоустойчивости при кратковременных пропаданиях сигнала.The purpose of the invention is to increase noise immunity during short-term loss of signal.

На чертеже предсталена структурная электрическая схема предлагаемого устройства.The drawing shows a structural electrical diagram of the proposed device.

Устройство для приема двоичных частотно-манипулированных сигналов содержит первый 1.1, второй 1.2, третий 1.3 и четвертый 1.4 умножители, первый 2.1 и второй 2.2 генераторы опорных сигналов, первый3.1 и второй 3.2 фазовращатели, первый 4.1, второй 4.2, третий 4.3 и четвертый 4.4 интеграторы, первый 5.1, второй 5.2, третийA device for receiving binary frequency-manipulated signals contains the first 1.1, second 1.2, third 1.3 and fourth 1.4 multipliers, the first 2.1 and second 2.2 reference signal generators, the first 3.1 and second 3.2 phase shifters, the first 4.1, the second 4.2, the third 4.3 and the fourth 4.4 integrators, first 5.1, second 5.2, third

5.3 и четвертый 5.4 блоки памяти, первый5.3 and fourth 5.4 memory blocks, the first

6.1 и второй 6.2 блоки определения фазы, первый 7.1 и второй 7,2 блоки определения модуля, синхронизатор 8 символов, решающий блок 9, первый 10, второй 11, третий 12 и четертый 13 коммутаторы, сумматор 14, первый 15, второй 16 и третий 17 пороговые блоки, первый 18, второй 19, третий 20 и четвертый 21 блоки задержки, вычитающий блок 22 и элемент И 23.6.1 and second 6.2 phase detection blocks, the first 7.1 and second 7.2 module determination blocks, an 8-character synchronizer, a decider 9, a first 10, a second 11, a third 12 and a fourth 13 switches, an adder 14, a first 15, a second 16 and a third 17 threshold blocks, first 18, second 19, third 20 and fourth 21 delay blocks, subtracting block 22 and AND element 23.

Устройство работает следующим' образом.The device operates as follows.

На вход сброса первого и второго генераторов 2.1 и 2.2 опорных сигналов в конце каждого единичного интервала приходит узкий стробирующий импульс с выхода синхронизатора 8 символов. Этим импульсом фазы сигналов на выходах первого и второго генераторов 2.1 и 2.2 принудительно устанавливаются в 0. Таким образом, независимо от величин частот сщийъ в начале каждого единичного интервала фазы синусоидальных колебаний на выходах первого и второго генераторов 2.1 и 2.2 опорных сигналов оказываются равными нулю. Колебания на их выходах в каждом η-м единичном интервале соответственно равны:At the input of the reset of the first and second generators 2.1 and 2.2 of the reference signals at the end of each unit interval, a narrow gating pulse comes from the synchronizer output of 8 characters. With this pulse, the phases of the signals at the outputs of the first and second generators 2.1 and 2.2 are forcibly set to 0. Thus, regardless of the frequency values, the phases of the sinusoidal oscillations at the outputs of the first and second generators 2.1 and 2.2 of the reference signals are equal to zero at the beginning of each unit interval. The oscillations at their outputs in each ηth unit interval are respectively equal:

U1 (t) = cos [ ои (ΐη Τ ) ];U1 (t) = cos [oi (ΐη Τ)];

ΙΙ₀ (t) = cos [ω₀ (t — η Τ )]. (1)ΙΙ ₀ (t) = cos [ω ₀ (t - η Τ)]. (1)

Первый и второй фазовращатели 3.1 иThe first and second phase shifters 3.1 and

3.2 сдвигают фазу этих колебаний на 90°. Сигналы на их выходах в течение каждого η-го единичного интервала соответственно равны:3.2 shift the phase of these oscillations by 90 °. The signals at their outputs during each ηth unit interval are respectively equal to:

Ui (t) = sin [ωι (ΐ — η Т)];Ui (t) = sin [ωι (ΐ - η Т)];

Uo (t ) = sin [шь (t “ n T)J. (2)Uo (t) = sin [w (t “n T) J. (2)

Входной сигнал Z(t) умножается в первом 1.1, втором 1.2, третьем 1.3 и четвертомThe input signal Z (t) is multiplied in the first 1.1, second 1.2, third 1.3 and fourth

1.4 умножителях на указанные сигналы.1.4 multipliers for the indicated signals.

На входы сброса всех интеграторов 4,1-To the reset inputs of all integrators 4,1-

4.4 с выхода синхронизатора 8 символов в конце каждого единичного интервала подается узкий стробирующий импульс. При приходе стробирующего импульса на входы сброса первого 4.1, второго 4.2, третьего 4.3 и четвертого 4.4 интеграторов значения сигналов на их выходах обнуляются. Значит, в начале каждого единичного интервала на выходах всех интеграторов 4.1-4.4 присутствует 0. К концу η-го единичного интервала, т.е. к моменту прихода следующего стробирующего импульса, на выходах первого 4.1, второго 4.2, третьего 4.3 и четвертого 4.4 интеграторов формируются интегралы:4.4. From the synchronizer output of 8 symbols, at the end of each unit interval, a narrow gating pulse is supplied. When a gating pulse arrives at the reset inputs of the first 4.1, second 4.2, third 4.3 and fourth 4.4 integrators, the signal values at their outputs are reset. This means that at the beginning of each unit interval, the outputs of all integrators 4.1–4.4 present 0. By the end of the ηth unit interval, i.e. by the time the next gating pulse arrives, the integrals are formed at the outputs of the first 4.1, second 4.2, third 4.3 and fourth 4.4 integrators:

(п+1)Т(n + 1) T

Yi = J Z (t) cos [ ωι (t — η Τ ) ] dt;Yi = J Z (t) cos [ωι (t - η Τ)] dt;

Π Τ _ν. (η +1) ΤΠ Τ _ν . (η +1) Τ

Yi =/ Ζ (t ) sin [ωι (t — η Τ ) ] dt;Yi = / Ζ (t) sin [ωι (t - η Τ)] dt;

π Τ (_η+ί)τ;π Τ ( _η + ί) τ;

Yo=J Ζ (t) cos [ ω₀ (t — η Τ) ] dt; η Τ <⁺¹>^τ Yo = J Ζ (t) cos [ω ₀ (t - η Τ)] dt; η Τ < ⁺¹ > ^τ

Yo=J Ζ (ΐ ) sin [ίϋο (t - η Τ ) ] dt. (3) π ΤYo = J Ζ (ΐ) sin [ίϋο (t - η Τ)] dt. (3) π Τ

На тактовые входы всех блоков 5.1-5.4 памяти подается стробирующий импульс с выхода синхронизатора 8 символов. По переднему фронту этого импульса в них производится запись информации с информационных входов. Записанная информация сразу же передается на их выход и сохраняется там в течение следующего (п + 1)-го единичного интервала до прихода следующего положительного фронта стробирующего импульса, когда будет записана очередная информация. При этом, поскольку на входы сброса всех интеграторовA clock pulse from the synchronizer output of 8 symbols is supplied to the clock inputs of all memory blocks 5.1-5.4. On the leading edge of this impulse, they record information from information inputs. The recorded information is immediately transmitted to their output and stored there for the next (n + 1) th unit interval until the arrival of the next positive edge of the gating pulse, when the next information is recorded. Moreover, since the reset inputs of all integrators

4.1- 4.4 и на тактовые входы всех блоков4.1- 4.4 and to the clock inputs of all blocks

5.1- 5.4 памяти подается один и тот же стробирующий импульс, за счет ненулевой задержки появления информации на выходах всех интеграторов 4.1-4.4 относительно входа сброса во все блоки 5.1-5.4 в конце η-го единичного интервала всегда записываются значения интегралов (3). Таким образом, .в течение (п + 1)-го единичного интервала на выходах всех блоков 5.1-5.4 присутствуют значения интегралов у 1, уА, у₀, у₀, вычисленные в η-м единичном интервале. В первом и втором блоках 7.1 и 7.2 определения модуля производится оценка модулей Vi и Vo соответственно. Значит, в течение (п + 1)-го единичного интервала на выходах первого и второго блоков 7.1 и 7.2 определения модуля присутствуют значения Vi и Vo, вычисленные для η-го единичного интервала. В решающем блоке 9 производится сравнение величин Vi и Vo. Если Vi> Vo, то на выходе решающего блока 9 формируется 1, в противном случае - О”. Таким образом, в течение всего (п + 1)-го единичного интервала на выходе решающего блока 9 присутствует логический сигнал, означающий номер большей из двух величин Vi и Vo, вычисленных для η-го единичного интервала.5.1–5.4 of the memory, the same gating pulse is supplied, due to the nonzero delay in the appearance of information at the outputs of all integrators 4.1–4.4 regarding the reset input in all blocks 5.1–5.4 at the end of the ηth unit interval, the values of integrals (3) are always written. Thus, during the (n + 1) th unit interval, the outputs of all blocks 5.1–5.4 contain the values of the integrals y 1, yA, y ₀ , y ₀ calculated in the ηth unit interval. In the first and second blocks 7.1 and 7.2 of the module definition, the modules Vi and Vo are evaluated, respectively. This means that during the (n + 1) th unit interval, the outputs of the first and second blocks 7.1 and 7.2 of the module definition contain the values Vi and Vo calculated for the ηth unit interval. In decision block 9, the values of Vi and Vo are compared. If Vi> Vo, then 1 is formed at the output of the decision block 9, otherwise it is O ”. Thus, during the entire (n + 1) th unit interval, a logical signal is present at the output of the decision block 9, which means the number of the larger of the two values Vi and Vo calculated for the ηth unit interval.

В первом и втором блоках 6.1 и 6.2 определения фазы формируются оценки начальных фаз ©ί и Θ> в предположении, что передавались сигналы Si(t) и So(t) соответственно. Оценки начальных фаз Θι и Ob можно, например, производить по максимуму правдоподобия.In the first and second blocks 6.1 and 6.2 of the phase determination, estimates of the initial phases © ί and Θ> are formed under the assumption that signals Si (t) and So (t) were transmitted, respectively. Estimates of the initial phases Θι and Ob can, for example, be made with the maximum likelihood.

Второй 11, третий 12 и четвертый 13 коммутаторы пропускают на свой выход сигнал с первого информационного входа, когда на управляющем.входе присутствует Г' и с второго информационного входа, когда на управляющем входе присутствует ”0. Тогда в течение (п + 1)-го единичного интер-. вала на выходе третьего коммутатора 12 присутствует сигнал, равный величине наибольшего из двух модулей Vi или Vo, вычисленных для η-го единичного интервала, а на выходе второго коммутатора 11 - соответствующая этому модулю оценка начальной фазы ( Θι или Θό ), также вычисленная для η-го единичного интервала. На первый и второй информационные входы четвертого коммутатора 13 подаются постоянные сигналы, равные (по модулю 2 тг) набегам фаз частот ωι и сцэ соответственно за один единичный интервал:The second 11, third 12, and fourth 13 switches pass a signal to their output from the first information input when G 'is present on the control input and from the second information input when ”0 is present at the control input. Then during the (n + 1) th unit inter. of the shaft at the output of the third switch 12 there is a signal equal to the value of the largest of the two modules Vi or Vo calculated for the η-th unit interval, and at the output of the second switch 11 there is an estimate of the initial phase (Θι or Θό) corresponding to this module, also calculated for η th unit interval. The first and second information inputs of the fourth switch 13 are fed with constant signals equal to (modulo 2 tg) the phase shifts of the frequencies ωι and stse respectively for one unit interval:

Ci = Δ Θι = ωι Т mod 2 л;Ci = Δ Θι = ωι T mod 2 l;

Со = Δ Θ> = ω_ο Т mod 2 л. (4)Co = Δ Θ> = ω _ο T mod 2 L. (4)

Тогда на выходе четвертого коммутатора 13 в течение (п + 1)-го единичного интервала формируется сигнал, равный величине набега фазы ( ΔΘι или ΔΘ>), в зависимости от решения, принятого в решающем блкое 9, для η-го единичного интервала. В сумматоре 14 происходит сложение по · модулю 2л оценки начальной фазы ( Θι или. 0Ь ) с набегом фазы ( ΔΘι или А0ц соответственно). В результате в течение (п + 1)-го единичного интервала на выходе сумматора 14 присутствует оценка фазы сигнала соответствую щей частоты (ωι или Одэ ) для момента конца η-го единичного интервала.Then, at the output of the fourth switch 13, during the (n + 1) th unit interval, a signal is formed equal to the phase incidence (ΔΘι or ΔΘ>), depending on the decision made in the decisive block 9, for the ηth unit interval. In adder 14, modulo 2l is added together to estimate the initial phase (Θι or .0b) with the phase incursion (ΔΘι or A0c, respectively). As a result, during the (n + 1) th unit interval, the output of adder 14 contains an estimate of the phase of the signal of the corresponding frequency (ωι or Ode) for the moment of the end of the ηth unit interval.

На информационные входы всех блоков 18-21 задержки поступают сигналы, изменяющие свои значения в моменты, определяемые фронтом стробирующих импульсов с выхода синхронизатора 8 символов. Поскольку по смыслу от всех блоков 18-21 задержки требуется задерживать сигнал на время, равное целому числу единичных интервалов, то их удобно построить по синхронной схеме, причем на их тактовые входы следует подать стробирующие импульсы с выхода синхронизатора 8 символов, Первый и четвертый блоки 18 и 21 задержки задерживают сигнал на один единичный интервал (на время Т). При приходе положительного фронта стробирующего импульса на тактовые входы первого и четвертого блоков 18 и 21 задержки они записывают информацию со своего информационного входа и сразу же передают ее на свой выход. Информация на выходе не меняется до прихода следующего положительного фронта на тактовый вход. При этом за счет ненулевых задержек в первом 5.1, втором 5.2, третьем 5.3 и четвертом 5.4 блоках памяти и других элементах устройства в течение всего (п+1)-го единичного интервала на выходах первого и четвертого блоков 18 и 21 задержки присутствуют сигналы, которые действовали на их входах в течение (п + 1)-го единичного интервала. Второй и третий блоки 19 и 20 задержки задерживают сигнал на два единичных интервала (на время 2Т). При приходе положительного фронта на тактовый вход они записывают информацию со своего информационного входа, а на выход выдают ту информацию, которая была записана по предыдущему фронту стробирующего импульса. Таким образом, на выходах второго и третьего блоков 19 и 20 задержки в течение всего (п + 2)-го единичного интервала действуют сигналы, которые действовали на их входах в течение η-го единичного интервала.The information inputs of all delay blocks 18-21 receive signals that change their values at the moments determined by the front of the strobe pulses from the output of the synchronizer of 8 characters. Since, by the meaning of all delay blocks 18-21, it is required to delay the signal for a time equal to an integer number of unit intervals, it is convenient to construct them according to a synchronous scheme, and their clock inputs should be supplied with strobe pulses from the synchronizer output of 8 symbols. The first and fourth blocks 18 and 21 delays delay the signal by one unit interval (by time T). When a positive edge of the gate pulse arrives at the clock inputs of the first and fourth delay units 18 and 21, they record information from their information input and immediately transmit it to their output. The output information does not change until the next positive edge arrives at the clock input. Moreover, due to nonzero delays in the first 5.1, second 5.2, third 5.3 and fourth 5.4 memory blocks and other elements of the device during the entire (n + 1) -th unit interval, the outputs of the first and fourth delay blocks 18 and 21 contain signals that acted on their inputs during the (n + 1) th unit interval. The second and third delay blocks 19 and 20 delay the signal for two unit intervals (for a time of 2T). When a positive edge arrives at the clock input, they record information from their information input, and output the information that was recorded on the previous edge of the strobe pulse to the output. Thus, at the outputs of the second and third delay blocks 19 and 20, throughout the entire (n + 2) th unit interval, signals that act on their inputs during the ηth unit interval act.

В течение всего (п + 2)-го единичного интервала на выходе второго блока 19 задержки действует сигнал, равный оценке конечной фазы (п - 1)-го единичного интервала, т.е. при непрерывной фазе сигнала в канале связи начальной фазы η-го единичного интервала. В вычитающем блоке 22 производится вычитание (по модулю 2 л) из оценки начальной фазы колебания (п + 1)-го единичного интервала (т.е. конечной фазы п-го единичного интервала) оценки начальной фазы η-го единичного интервала. В результате в течение всего (п + 2)-го единичного интервала на выходе вычитающего блока 22 присутствует оценка набега фазы в η-м единичном интервале, причем для этой оценки не используется принятый сигнал Z(t) в течение η-го единичного интервала, а используется сигнал в (п-1)-м и (п+1)-м единичных интервалах.Throughout the entire (n + 2) th unit interval, the output of the second delay unit 19 has a signal equal to the estimate of the final phase of the (n - 1) th unit interval, i.e. with a continuous phase of the signal in the communication channel of the initial phase of the η-th unit interval. In the subtracting unit 22, a subtraction (modulo 2 L) of the initial phase of the oscillation of the (n + 1) th unit interval (i.e., the final phase of the fifthth unit interval) of the initial phase of the ηth unit interval is subtracted. As a result, during the entire (n + 2) th unit interval, the output of the subtracting block 22 contains an estimate of the phase incursion in the ηth unit interval, and the received signal Z (t) is not used for this estimate during the ηth unit interval, and the signal is used in the (n − 1) th and (n + 1) th unit intervals.

Для обеспечения работоспособности предлагаемого устройства необходимо передаваемые частоты а>1 и выбирать такими, чтобы они имели существенно разные набеги фаз ΔΘι и ΔΘ> за время единичного интервала Т. Например, ΔΘι = 0,а A0b = л, т.е. α>ι имеет целое число периодов в одном единичном интервале, а Шо - целое нечетное число полупериодов, Тогда по оценке набега фазы в п-м единичном интервале на выходе вычитающего блока 22 можно принять решение о том, какая из двух частот йц или передавалась в п-м единичном интервале. Это решение принимается в первом пороговом блоке 15, производящем сравнение оценки набега фазы с пороговыми уровнями, зависящими от ΔΘι и ДОь(т.е. от выбора частотωι и (¾). Когда полученная оценка набега фазы ближе к ΔΘι, на выходе первого порогового блока 15 формируется 1,а когда ближе к ΔΘ> - О. Это значит, что пороги первого порогового блока 15 должны выбираться по формулам:To ensure the operability of the proposed device, it is necessary to transmit frequencies a> 1 and choose such that they have substantially different phase incursions ΔΘι and ΔΘ> during the unit interval T. For example, ΔΘι = 0, and A0b = l, i.e. α> ι has an integer number of periods in one unit interval, and Sho has an odd integer number of half-periods. Then, by estimating the phase incursion in the nth unit interval at the output of subtracting block 22, we can decide which of the two frequencies 5th unit interval. This decision is made in the first threshold block 15, which compares the estimate of the phase incursion with threshold levels depending on ΔΘι and DO (i.e., on the choice of frequencies ωι and (¾). When the obtained estimate of the phase incursion is closer to ΔΘι, at the output of the first threshold block 15, 1 is formed, and when closer to ΔΘ> - O. This means that the thresholds of the first threshold block 15 should be selected by the formulas:

Λι = (ΔΘι + ΔΘ) )/2 (mod 2π):Λι = (ΔΘι + ΔΘ)) / 2 (mod 2π):

Λ2 = (ΔΘι+ΔΘ) )/2 (mod 2л). (5)Λ2 = (ΔΘι + ΔΘ)) / 2 (mod 2л). (5)

Конкретные знаки при сравнении в первом пороговом блоке 15 с порогами Λι и Лг очевидны, когда известны конкретные значения ΔΘι и ΔΘ> . 3 частном случае при ___ ΔΘ = 0 , ΔΘ3 '—л пороги Λι =л/2 , Лг = -л/2 .Когда ΔΘ лежит в пределах от — л/2 цо л/2 , на выходе первого порогового блока 15 формируется 1 (т.е. ΔΘ ближе к 0, чем к л ). Когда ΔΘ больше л/2 или меньше — л/2 формируется О ( ΔΘ ближе к л , чем к 0). Таким образом, в течение всего (п -г 2)-го единичного интервала на выходе первого порогового блока 15 действует логический сигнал, означающий решение по оценке набега фазы для η-го единичного интервала. Первый блок 18 задержки задерживает сигнал со своего информационного входа на один единичный интервал (вреМя Т). Он служит для уравнивания времени появления сигналов решения на информационных входах первого коммутатора 10. На выходе первого блока 18 задержки в течение всего (п + 2)-го единичного интервала действует логический сигнал, означающий решение по максимуму модуля Vi и Vo, вычисленного для η-го единичного интервала. Таким образом, на информационных входах первого коммутатора 10 в течение всего (п + 2)-го единичного интервала присутствуют два сигнала решения для η-го единичного интервала: на втором входе - по максимуму модуля Vi или Vo на первом входе- по оценке набега фазы, вычисленной с учетом входного сигнала Z(tJ только в (п-1)-м и (п+1)-м единичных интервалах. Первый коммутатор 10 пропускает на выход устройства один из этих двух сигналов решения.The specific signs when comparing in the first threshold block 15 with the thresholds Λι and гг are obvious when specific values of ΔΘι and ΔΘ> are known. In the particular case of ___ ΔΘ = 0, ΔΘ3 ', the thresholds are Λι = l / 2, Lg = -l / 2. When ΔΘ lies in the range from - l / 2 ts l / 2, 1 is formed at the output of the first threshold block 15 (i.e., ΔΘ is closer to 0 than to l). When ΔΘ is greater than l / 2 or less - l / 2 O is formed (ΔΘ is closer to l than to 0). Thus, during the entire (n-g 2) th unit interval, the output of the first threshold block 15 is subject to a logical signal, which means a decision to estimate the phase incursion for the η-th unit interval. The first delay unit 18 delays the signal from its information input by one unit interval (TIME T). It serves to equalize the time of appearance of the decision signals at the information inputs of the first switch 10. At the output of the first delay unit 18, a logical signal acts during the entire (n + 2) -th unit interval, which means the solution to the maximum of the Vi and Vo module calculated for η- th unit interval. Thus, at the information inputs of the first switch 10, during the entire (n + 2) th unit interval, there are two decision signals for the ηth unit interval: at the second input, at the maximum of the module Vi or Vo at the first input, according to the estimate of the phase incursion calculated taking into account the input signal Z (tJ only in the (n − 1) th and (n + 1) th unit intervals. The first switch 10 passes one of these two decision signals to the output of the device.

Оставшаяся часть схемы служит для управления первым коммутатором 10. Если в канале связи пропадания сигнала отсутствуют, а имеется лишь аддитивный белый гауссовский шум, то выходной сигнал всегда должен соответствовать сигналу с выхода решающего блока 9. Переключение первого коммутатора 10 целесообразно только для тех единичных интервалов, которые целиком (или почти целиком) попадают в зону действия пропадания сигнала, но с условием, что в окружающих его единичных интервалах осталось достаточно энергии сигналов, чтобы можно было обоснованно вычислять оценки их начальных фаз. Отсеивание пораженных пропаданием сигнала и надежных” единичных элементов осуществляется во втором и третьем пороговых блоках 16 и 17 путем сравнения наибольшего из модулей Vi и Vo с выхода третьего коммутатора 12 с пороговыми значениями.' Во втором пороговом блоке 16 выбираются надежные единичные элементы, в которых осталось достаточно энергии сигнала, чтобы можно было с большой вероятностью принять верное решение (в решающем блоке 9) и с достаточной точностью определить его начальную фазу (на выходе второго коммутатора 11). Для этого входное значение модуля V сравнивается с пороговым уровнем а . Если V > а то на выходе второго порогового блока 16 формируется ”1, в противном случае - 0. В третьем пороговом блоке 17 выбираются пораженные пропаданием сигнала единичные элементы, в которых собственно сигнала или нет совсем, или осталась настолько небольшая его часть, что на выходе решающего блока 9 вероятность ошибки слишком высока. Для этого входное значение модуля V сравнивается с пороговым уровнем β(β < а ) . Если V <β , то на выходе третьего порогового блока 17 формируется ”1, в противном случае - 0”. Третий и четвертый блоки 20 и 21 задержки задерживают сигнал со своих информационных входов на 2Т и на Т соответственно. Поэтому на входах элемента И 23 действуют логические сигналы (в течение всего (п + 2)-го единичного интервала), означающие результаты сравнения во втором пороговом блоке 16 в течение (л + 2)-го единичного интервала и в течение η-го единичного интервала, а также результат сравнения в третьем пороговом блоке 17 в течение (л + 1)-го единичного интервала. Тогда на выходе элемента И 23 в течение всего (п + 2)-го единичного интервала будет присутствовать 1 только в том случае, если максимальный модуль V, вычисленный для л-го единичного интервала, окажется меньше β, а максимальные модули V, вычисленные для (л + 1)-го и (п - 1)-го единичных интервалов, окажутся больше а.The rest of the circuit is used to control the first switch 10. If there is no signal loss in the communication channel, and there is only additive white Gaussian noise, then the output signal should always correspond to the signal from the output of the decision block 9. Switching the first switch 10 is advisable only for those unit intervals, which fall wholly (or almost wholly) into the signal loss coverage area, but with the condition that enough signal energy remains in the unit intervals surrounding it, so that it can be justified but to calculate estimates of their initial phases. The screening of the affected signal loss and reliable "single elements is carried out in the second and third threshold blocks 16 and 17 by comparing the largest of the modules Vi and Vo from the output of the third switch 12 with threshold values. ' In the second threshold block 16, reliable single elements are selected in which enough signal energy is left so that it is very likely to make the right decision (in decision block 9) and determine with sufficient accuracy its initial phase (at the output of the second switch 11). For this, the input value of the module V is compared with the threshold level a. If V> a, then “1” is formed at the output of the second threshold block 16, otherwise, 0. In the third threshold block 17, the individual elements affected by the disappearance of the signal are selected, in which the signal itself is either not at all, or so little of it remains that the output of the decisive block 9, the probability of error is too high. For this, the input value of the module V is compared with the threshold level β (β <a). If V <β, then “1 is formed at the output of the third threshold block 17, otherwise 0”. The third and fourth delay blocks 20 and 21 delay the signal from their information inputs to 2T and T, respectively. Therefore, at the inputs of the And 23 element, logical signals act (during the entire (n + 2) th unit interval), meaning the results of comparison in the second threshold block 16 during the (l + 2) th unit interval and during the ηth unit interval, as well as the result of the comparison in the third threshold block 17 during the (l + 1) -th unit interval. Then, at the output of the And 23 element throughout the entire (n + 2) th unit interval, 1 will be present only if the maximum module V calculated for the l-th unit interval is less than β, and the maximum modules V calculated for the (l + 1) th and (n - 1) th unit intervals will be greater than a.

Первый коммутатор 10 пропускает на выход устройства сигнал со своего первого информационного входа, когда на управляющем входе присутствует 1, и с второго информационного входа в случае 0”. Значит, на выходе устройства в течение всего (л +2)-го единичного интервала присутствует сигнал решения, вычисленный для л-го единичного интервала по оценке набега фазы, только в том случае, когда п-й единичный элемент был поражен пропаданием, а (л 1)-й и (п + 1)-й единичные элементы обязательно были надежными”, что. позволяет полагаться на это решение. Во всех остальных случаях выходной сигнал устройства соответствует сигналу на выходе решающего блока 9, только с задержкой на один единичный интервал Т.The first switch 10 passes a signal to the device output from its first information input when 1 is present on the control input, and from the second information input in the case of 0 ”. This means that at the device output over the entire (l + 2) th unit interval, there is a solution signal calculated for the l-th unit interval according to the estimate of the phase incursion, only if the p-th unit element was struck by the disappearance, and ( l 1) th and (n + 1) th unit elements were necessarily reliable ”, that. allows you to rely on this decision. In all other cases, the output signal of the device corresponds to the signal at the output of the decision block 9, only with a delay of one unit interval T.

Величины порогов α\Λβ во втором и третьем пороговых блоках 16 и 17 следует выбирать, исходя из отношения сигнал/шум в канале связи, из конкретных величин частот ωι и tt>o , а также из статистических сведений о частости и длительности пропаданий сигнала. При отсутствии шума и других помех выходной сигнал третьего коммутатора 12 равен АКТ/2 (А ~ амплитуда сигнала на выходе передатчика; К - коэффициент усиления канала связи; Т длительность единичного интервала). В частном случае пороги можно выбрать равными: a = 0,3 х АКТ/2, β = 0,2 х АКТ/2. Тогда все пропадания длительностью менее — 0,8 Т приводят к срабатыванию третьего порогового блока 17, т.е. не будет зафиксировано пораженных единичных элементов. С другой стороны, чтобы один единичный элемент оказался поражен^ ным пропаданием, а соседний с ним - ненадежным, необходима длительность пропадания ==0,8Т + 0.7Т = 1,5Т. Таким образом, все пропадания от — 0,8Т до — 1,5Т будут либо не зарегистрированы, либо восстановлены предлагаемым устройством. Только, начиная с длительности пропадания —1,5Т, может возникнуть ситуация, когда невозможно достоверно определить переданный бит информации.The threshold values α \ Λβ in the second and third threshold blocks 16 and 17 should be selected based on the signal-to-noise ratio in the communication channel, from specific values of the frequencies ωι and tt> o, as well as from statistical information on the frequency and duration of signal loss. In the absence of noise and other interference, the output signal of the third switch 12 is AKT / 2 (A ~ signal amplitude at the output of the transmitter; K is the gain of the communication channel; T is the duration of a single interval). In the particular case, the thresholds can be chosen equal to: a = 0.3 x ACT / 2, β = 0.2 x ACT / 2. Then all the disappearance with a duration of less than - 0.8 T will trigger the third threshold block 17, i.e. no affected single elements will be recorded. On the other hand, for one single element to be affected by the disappearance, and the neighboring one unreliable, the duration of the disappearance = 0.8 T + 0.7 T = 1.5 T is required. Thus, all the disappearance from - 0.8T to - 1.5T will either not be registered or restored by the proposed device. Only, starting with the disappearance duration of -1.5T, a situation may arise when it is impossible to reliably determine the transmitted bit of information.

Claims (1)

Формула изобретенияClaim Устройство для приема двоичных частотно-манипулированных сигналов, содержащее синхронизатор символов, вход которого является информационным входом устройства и соединен с первым входом первого умножителя, к второму входу которого подключен выход первого генератора опорных сигналов, с первым входом второго умножителя, к второму входу которого подключен выход первого фазовращателя, с первым входом третьего умножителя, к второму входу которого подключен выход второго генератора опорных сигналов, и с первым входом четвертого умножителя, к второму входу которого подключен выход второго фазовращателя, вход которого соединен с выходом второго генератора опорных сигналов, а выход первого генератора опорных сигналов подключен к входу первого фазовращателя, при этом выходы первого, второго, третьего и четвертого умножителей соединены соответственно с информационными входами первого, второго, третьего и четвертого интеграторов, а также два блока определения модуля, выхо; ды которых подключены к входам решающего блока, отличающееся тем, что, с целью повышения помехоустойчивости при кратковременных пропаданиях сигнала, введены четыре блока памяти, два блока определения фазы, четыре коммутатора, сумматор, три пороговых блока, четыре блока задержки, вычитающий блок и элемент И, выход которого подключен к управляющему входу первого коммутатора, первый и второй сигнальные входы которого соединены соответственно с выходом первого порогового блока, к входу которого подключен выход вычитающего блока, и с выходом первого блока задержки, сигнальный вход которого соединен с управляющим входом второго коммутатора, к сигнальным входам которого подключены выходы первого и второго блоков определения фазы, с выходом решающего блока, .с управляющим входом третьего коммутатора, к сигнальным входам которого подключены выходы первого и второго блоков определения модуля, и с управляющим входом четвертого коммутатора, выход которого подключен к одному входу сумматора, другой вход и выход которого соединены соответственно с выходом второго коммутатора, который подключен к одному входу вычитающего блока, й с сигнальным входом второго блока задержки, выход и тактовый вход которого соединены соответственно с другим входом вычитающего блока и с выходом синхронизатора символов, который подключен к тактовому входу первого блока задержки, к тактовому входу третьего блока задержки, сигнальный вход которого соединен с выходом второго порогового блока, к тактовому входу четвертого блока задержки, сигнальный вход которого соединен с выходом третьего порогового блока, к входам первого и второго генераторов опорных сигналов, к сбросовым входам первого и второго блоков памяти, выходы которых соединены с входами первого блока определения фазы и первого блока определения модуля, к сбросовым входам третьего и четвертого блоков памяти, выходы которых соединены с входами второго блока определения фазы и второго блока определения модуля, и к сбросовым входам первого, второго, третьего и четвертого интеграторов, выходы которых подключены к информационным входам соответственно первого, второго, третьего и четвертого блоков памяти, причем выход третьего коммутатора соединен с входом третьего порогового блока и с входом второго порогового блока, выход которого подключен к первому входу элемента И, второй и третий входы которого соединены соответственно с выходами третьего и четвертого блоков задержки, выход первого коммутатора является выходом устройства, фазовыми входами которого являются сигнальные входы четвертого коммутатора.A device for receiving binary frequency-manipulated signals containing a symbol synchronizer, the input of which is the information input of the device and connected to the first input of the first multiplier, to the second input of which the output of the first generator of reference signals is connected, with the first input of the second multiplier, to the second input of which the output is connected the first phase shifter, with the first input of the third multiplier, to the second input of which the output of the second reference signal generator is connected, and with the first input of the fourth multiplier , to the second input of which the output of the second phase shifter is connected, the input of which is connected to the output of the second reference signal generator, and the output of the first reference signal generator is connected to the input of the first phase shifter, while the outputs of the first, second, third and fourth multipliers are connected respectively to the information inputs of the first, the second, third and fourth integrators, as well as two module definition blocks, exit; which are connected to the inputs of the decisive unit, characterized in that, in order to increase the noise immunity for short-term signal failures, four memory blocks, two phase detection blocks, four switches, an adder, three threshold blocks, four delay blocks, a subtracting block, and AND element are introduced the output of which is connected to the control input of the first switch, the first and second signal inputs of which are connected respectively to the output of the first threshold block, to the input of which the output of the subtracting block is connected, and with the output the first delay unit, the signal input of which is connected to the control input of the second switch, to the signal inputs of which the outputs of the first and second phase determination units are connected, with the output of the deciding unit, with the control input of the third switch, to the signal inputs of which the outputs of the first and second determination units are connected module, and with the control input of the fourth switch, the output of which is connected to one input of the adder, the other input and output of which are connected respectively with the output of the second switch, to The second one is connected to one input of the subtracting unit, the second with the signal input of the second delay unit, the output and the clock input of which are connected respectively to the other input of the subtracting unit and to the output of the symbol synchronizer, which is connected to the clock input of the first delay unit, to the clock input of the third delay unit, the signal input of which is connected to the output of the second threshold block, to the clock input of the fourth delay block, the signal input of which is connected to the output of the third threshold block, to the inputs of the first and second reference signal operators to the fault inputs of the first and second memory blocks, the outputs of which are connected to the inputs of the first phase determination block and the first module definition block, to the fault inputs of the third and fourth memory blocks, the outputs of which are connected to the inputs of the second phase determination block and the second determination block module, and to the reset inputs of the first, second, third and fourth integrators, the outputs of which are connected to the information inputs of the first, second, third and fourth memory blocks, moreover the output of the third switch is connected to the input of the third threshold block and to the input of the second threshold block, the output of which is connected to the first input of the And element, the second and third inputs of which are connected respectively to the outputs of the third and fourth delay blocks, the output of the first switch is the output of the device, the phase inputs of which are the signal inputs of the fourth switch.