SU1615799A1 - Устройство фазовой синхронизации дл дискового накопител цифровых данных - Google Patents
Устройство фазовой синхронизации дл дискового накопител цифровых данных Download PDFInfo
- Publication number
- SU1615799A1 SU1615799A1 SU884490630A SU4490630A SU1615799A1 SU 1615799 A1 SU1615799 A1 SU 1615799A1 SU 884490630 A SU884490630 A SU 884490630A SU 4490630 A SU4490630 A SU 4490630A SU 1615799 A1 SU1615799 A1 SU 1615799A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- phase comparator
- output
- trigger
- frequency
- Prior art date
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Изобретение относитс к накоплению информации, а именно к устройствам синхронизации дл дисковых накопителей цифровых данных. Изобретение позвол ет ускорить процесс начального установлени синхронизма в процессе воспроизведени данных в дисковом накопителе. Основной режим синхронизации осуществл етс петлей фазовой автоподстройки, включающей соединенные в кольцо фазовый компаратор 6, блок 1 накачки зар да, фильтр 2 и управл емый генератор 3. При начальном установлении синхронизма поступающие на управл ющие шины 10, 12 сигналы замен ют фазовый компаратор 6 в петле на частотно-фазовый компаратор 5, а также подключают дополнительный блок 18 накачки зар да. При этом резко повышаетс скорость фазовой автоподстройки в устройстве. 3 ил.
Description
Изобретение относитс к технике накоплени цифровых данных, в частности к устройствам дл синхронизации при записи и воспроизведении данных в накопител х на магнитных дисках.
Цель изобретени - - повышение быстродействи за счет уменьшени времени установлени синхронизма.
На фиг.1 представлено устройство фазовой синхронизации дл дискового накопител цифровых данных; на фиг.2 - временные диаграммы сигналов в процессе f epexoдa устройства из одного режима боты в другой; на фиг. 3 - временные диаграммы управл ющих сигналов. Дл удобства описани линии св зи на фиг.1 и соответствующие им диаграммы на фиг.2 3 обозначены одноименными буквами А- Р.
Устройство содержит последовательно соединенные первый блок 1 накачки зар да, фильтр 2, управл емый генератор 3 с выходными импульсами типа меандр, делитель 4 частоты и частотно-фазовый, компаратор 5. Имеютс фазовый компгрзтор 6, одним входом присоединенный .к информационной шине 7, а другим - к инверсному выходу управл емого генератора 3 и .(ходной шине 8 устройства, первый триггер 9, подключенный D-входом к управл ющей шине 10 (сигнала управлени режимом) и второй триггер 11, подключенный D-входом к дополнительной управл ющей шине 12 (сигнала управлени скоростью). Кроме того, в устройство включены элементы ИЛИ 13 - 15, элементы И 16, 17 и второй блок 18 накачки зар да.
Фильтром 2 может служи,ь интегрирующий конденсатор, включенный между входом управл емого генератора 3 и общей шиной. Частотно-фазовый компаратор 5 выполнен на паре D-триггеров 19 и 20 с общей цепью сброса через элемент И - 21. С-входы
О
сл VI ю
ю
триггеров 19 и 20 служат сигнальными входами частотно-фазового компаратора 5, а их обьединенные D-входы - входом запрета частотно-фазового компаратора. Фазовый компаратор 6 содержит динамический триггер 22, элемент И 23 и одновибратор 24. Динамический R-вход триггера 22 и один из входов элемента И 23 служат сигнальными входами фазового компаратора б, а другой вход элемента И 23 - его входом запрета. Длительность импульса одновибратора 2-4 выбираетс равной половине номинального периода выходных сигналов генератора 3, который равен так называемому единичному интервалу цифрового сигнала воспроизводимых данных. К примеру, если при воспроизведении МФМ-кода мгновенные периоды сигнала данных (IT; 1,5Т; 2Т) составл ют 100, 150 и 200 НС, то единичный интервал, исчисл емый как наибольший общий делитель мгновенных периодов, равен 50 НС, а длительность импульса одновибратора вы,бираетс равной 25 не. Делители 4 частоты в данном конкретном примере осуществлени , рассчитанном на МФМ -данные , вл ютс делителем частоты на два. Каждый из блоков 1 и 18 накачки за р да содержит управл емые (коммутируемые) генераторы вытекающего 25 и 26 и втекающего 27 и 28 токов соответственно. При этом в каждом блоке накачки зар да абсолютные величины вытекающего и втекающего тока равны между собой, абсолютные величины токов во втором блоке 18 накачки заркда выбираютс намного, например на пор док больше, чем абсолютные величины токов в первом блоке 1 накачки зар да. Каждый из генераторов 25 - 28 тока предпочтительно выполн ть в виде дифференциального токового ключа с генератором посто нного тока в эмиттерной цепи.
При описании работы устройства используетс положительна логика, т.е. за логг/ ческий нуль принимаетс низкий уровень напр жени , а за логическую единицу - высокий. Предполагаетс , что входной цифровой сигнал данных кодирован методом МФМ и записан секторами на дорожке. Каждый сектор состоит из пол синхронизации, где расположена зона сплошных нулей (период равен двум единичным интервалам) и пол данных. В поле синхронизации осуществл етс захват устройством синхронизации частоты и фазы входного сигнала.
Устройство способно работать в трех режимах в зависимости от управл ющих сигналов на входных зажимах 10, 12: скоростной режим захвата при уровн х логической единицы на эходных зажимах 10 и 12;
режим частотно-фазовой автоподстройки при логической единице на зажиме 10 и при логическом нуле на зажиме 12; режим фазовой автоподстройки, когда на обоих вход- 5 ных зажимах 10 и 12 присутствует уровень логического нул , Это основной режим работы устройства,
В скоростном режиме захвата логический уровень единицы (фиг.2В) передаетс 10 через триггер 11 на обьединенные входы элементов И 16 и 17 (фиг.2Н), разреша прохождение через них сигналов фазового рассогласовани к входам блока 18 накачки зар да. На выходе триггера 9 удерживаетс 15 уровень логического нул (фиг.2М), запре- а(ающий прохождение входных сигналов через элемент И 23 и. следовательно, запрещающий работу фазового компаратора 6. Этот же уровень разрешает работу частот- 0 НС-фазового компаратора 5. На один вход частотно-фазового компараторз 5 с входного зажима 7 поступают импульсы А пол синхронизации массива данных, представл ющие собой последовательность ну- 5 лей, т.е. регул рна последовательность импульсов с периодом в два раза большим единичного интервала TQ (периода выходного синхросигнала на зажиме 8) (фиг.2Г). На второй вход частотно-фазового компара- 0 тора 5 с выхода делител 4 частоты поступают импульсы обратной св зи с периодом также 2го (фиг,2Д). 8 исходном состо нии оба триггера 19 и 20 в частотно-фазовом компараторе 5 взведены. Пусть очередной входной импульс 29 (фиг.2А) смещен относительно своей показанной пунктиром номинальной позициии на врем At в сторону опережени . Тогда своим фронтом он сбра- П триггер 19, на инверсном выходе ко- торого (фиг.2Е) по вл етс уровень логической единицы 30. Этот импульс проходит через элемент ИЛИ 13, на другом входе которого присутствует логический ноль (фиг.2И) с выхода фазового компаратора 6, на вход генератора 25 вытекающего тока в блоке 1 накачки зар да и далее через элемент И 16 на вход генератора 26 вытекающего тока в блоке 18 накачки зар да. Таким образом, на вход фильтра 2 начинает поступать суммарный вытекающий ток (диаграмма 31, фит.2П), что приводит к приращению (диаграмма 32) его выходного напр жени (фиг.2Р), В момент поступлени фронта импульса 33 обратной св зи с выхода делител 4 частоты (фиг.2Д) происходит сброс D-триггера 20 в частотно- фазовом компараторе 5 (фиг.2Ж). При этом совпадают два единичных логических уровн на входах элемента И 21, импульс
логического нул с его выхода возвращает оба триггера 19 и 20 в исходное взведенное состо ние. Таким образом заканчиваетс формирование импульса 31 вытекающего тока на входе фильтра 2. Его длительность равна рассогласованию Д t. Полученное после выполненного частотно-фазового сравнени приращение управл ющего напр жени (фиг.2Р) корректирует частоту управл емого генератора 3 в направлении компенсации зафиксированной фазовой ошибки.
В противоположном случае, когда входной импульс (диаграмма 34, фиг.2А) отстает на врем At от своей номинальной позиции аналогичным образом формируетс импульс 35 (фиг.2Ж) фазовой ошибки на другом выходе частотно-фазового компаратора 5, который , пройд элементы ИЛИ 14 и И 17, вызывает ло вление импульса 36 (фиг.2П) втекающего тока на входе фильтра 2 и соответствующее отрицательное приращение (диаграмма 37, фиг.2Р) управл ющего напр жени на входе генератора 3.
Поскольку в зтом режиме амплитуда импульсов тока на входе фильтра 2 складываетс из амплитуд импульсов тока обоих блоков 1 и 18 накачки зар да (причем ток блока 18 на пор док больше тока блока 1), то напр жение фильтра 2 мен етс быстро, следовательно, достигаетс высока скорость захвата.
Устройство переходит во второй режим работы с относительно медленной частотно-фазовой автоподстройкой после того, как на входном зажиме 12 закончитс сигнал управлени скоростью.и установитс нулевой уровень напр жени . При этом по окончании очередного импульса рассогласовани по спаду импульса 38 на выходе элемента ИЛИ 15 уровень напр жени на выходе триггера (фиг.2Н) становитс нулевым и запрещает )ждение сигналов фазовой ошибки через элементы И 16 и 17. С этого момента каждый сигнал фазовой ошибки (например, диаграмма 39, фиг.2Е) поступает только на блок 1 накачки зар да и апмлитуда импульсов тока (диаграмма 40, фиг.2П) на входе фильтра 2 резко уменьшаетс . Это приводит к увеличению инерционности петли частотно-фазовой автоподстройки .
Когда заканчиваетс сигнал единичного уровн (фиг.2Б) на входном зажиме 10, то по очередному импульсу 41 (фиг.2Л) на выходе триггера 9 устанавливаетс единичный уровень напр жени , который запрещает работу частотно-фазового компаратора б. Таким образом устройство
переходит в третий режим работы - только фазовой автоподстройки с большой инерционностью . В данном режиме устройство способно работать с кодированными нере- 5 гул рными входными сигналами. Поскольку фазовое отношение между входным и выходным сигналами сохран етс таким же. как и во втором режиме, то переход из одного режима в другой не сопровождаетс
10 переходным процессом.
В этом основном режиме работы фазова автоподстройка частоты выходных синхросигналов осуществл етс следующим образом. Каждый выходной импульс на за15 жиме 7, проход через элемент И 23, запускает одновибратор 24 и взводит триггер 22 в фазовом компараторе 6. На обоих выходах (И, К) фазового компаратора 6 по вл ютс логические 1, которые, пройд через эле0 менты ИЛИ 13 и 14 включают оба генератора 25 и 27 в блокэ 1 накачки зар да. Поскольку указанные токи равны по абсолютной величине и ориентированы относительно выходного узла в блоке 1
5 противоположно, то они компенсируют друг дру1а и на вход фильтра 2 то; не течет. Результат фазового сравнени зависит от того, что произойдет раньше: закончитс импульс одновибратора (через половину
0 единичного интервала) или поступит фронт выходного синхросигнала с инверсного выхода управл емого генератора 3. На фиг.2 этот синхросигнал не показан, его фронту соответствует спад сигнала Г на пр мом вы5 ходе упрг вл емого генератора 3.
Возможны три случа . В первом случае фронт синхросигнала (спад импульса, фиг.2Г) совпадает с моментом окончани импульса одновибратора 24. Входной сиг0 нал 42 своим фронтом взводит триггер 22 (диаграмма 43, фиг.24) и запускает одновибратор 24 (диаграмма 44, фиг.2К). Импульс44 одноеибратора 24 заканчиваг с через врем 0,5 Го .В этот же момент по спаду 45
5 сигнала управл емого генератора 3 сбрасываетс в исходное состо ние триггер 22, т.е. заканчиваетс импульс 43. В фильтр2 ток не попадает, поэтому на его выходе сохран етс достигнутый ранее уровень напр жени
0 и частота управл емого генератора 3 не измен етс .
Если импульс ч6 приходит на входной зажим 7 раньше ожидаемого момента на At (номинальна позици показана пункти5 ром), то на это врем А t станет шире им- пульс 47 триггера 22, длительность импульса 48 одновибратора 24 останетс неизменной. Поэтому в итоге на вход фильтра 2 поступает импульс 49 вытекающего
тока из блока 1 накачки зар да. Напр жение {фиг,2Р) на выходе фильтра 2 получает приращение и частота управл емого генератора 3 корректируетс в направлении компенсации фазового рассогласовани .
Совершенно аналогично работает устройство и в противоположном случае, когда очередной входной импульс 50 запаздывает относительно своей номинальной позиции на Д t. При этом импульс 51 триггера 22 оказываетс по длительности меньшим, чем импульс 52 одновибратора 24, что приводит к по влению импульса 53 тока (фиг.2П) на входе фильтра 2. Напр жение на его выходе получает отрицательное приращение (фиг.2Р), частота управл емого генератора 3 корректируетс в необходимом направлении .
Временные диаграммы (фиг.З) иллюстрируют эффект ускоренного установлени синхронизма в устройстве за счет подключени второго блока 18 накачки зар да при поступлении сигнала управлени сигнала управлени скоростью (В) на входной зажим 12. В поле синхронизации сектора данных (фиг.ЗА) по сигналу Б управлени режимом на входном зажиме 10 устройство переходит в режим частотно-фазового сравнени . при котором полоса захвата равна полосе удержани . Если сигнала управлени скоро- стью при этом не поступает, то переходной процесс захвата,.о котором суд т по напр жению на выходе фильтра 2 (фиг.ЗР), будет продолжительным. Если же сигнал В управлени скорости поступил, то врем переход- ного процесса резко сокращаетс .
Claims (1)
- Формула изобретениУстройство фазовой синхронизации дл дискового накопител цифровых данных, содержащее последовательно соединенные первый блок накачки зар да, фильтр, управл емый генератор, делитель частоты и частотно-фазовый компаратор, а также фазовый компаратор, первый триггер, соединенный D-входом с управл ющей шиной, второй триггер, информационную шину ивыходную шину, при этом фазовый компаратор выполнен в виде динамического триггера и одновибратора, выходы ко торых вл ютс соответствующими выходами фазового компаратора, вход одновибратора соединен с одним входом динамического триггера, другой вход которого вл етс одним входом фазового компаратора и подключен к выходной шине, отличающее- с тем, что, с целью повышени быстродействи за счет уменьшени времени установлени синхронизма, введены второй блок накачки зар да, подключенный выходом к выходу первого блока накачки зар да, три элемента ИЛИ, первый и второй элементы И, дополнительный элемент И в фазовом компараторе, соединенный выходом с одним входом динамического триггера, дополнительна управл юща шина, соединенна с D-входом второго триггера, при этом первый и второй элементы ИЛИ подключены одними входами к соответствующим выходам фазового компаратора, другими входами - к соответствующим выходам частотно-фазового компаратора, выход первого и выход второго элементов ИЛИ соединены с соответствующими входами первого блока накачки , с одними входами первого и второго элементов И и через третий элемент ИЛИ с С-входами первого триггера и второго триггера , выход которого соединен с другими входами первого и второго элементов И, выходы которых подключены к соответствующим входам второго блока накачки зар да , инверсный выход первого триггера соединен с дополнительным входом запрета частотно-фазового компаратора и с дополнительным входом запрета фазового компаратора, вл ющимс одним входом дополнительного элемента И, другой вход которого вл етс другим входом фазового компаратора и подключен к информационной шине и к другому входу частотно-фазового компаратора, а дополнительный инвертирующий выход управл емого генератора соединен с выходной шиной.Фиг.1-Л/-МФиг, 2CeffmopS.ЗСенторLV
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884490630A SU1615799A1 (ru) | 1988-10-05 | 1988-10-05 | Устройство фазовой синхронизации дл дискового накопител цифровых данных |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884490630A SU1615799A1 (ru) | 1988-10-05 | 1988-10-05 | Устройство фазовой синхронизации дл дискового накопител цифровых данных |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1615799A1 true SU1615799A1 (ru) | 1990-12-23 |
Family
ID=21402729
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU884490630A SU1615799A1 (ru) | 1988-10-05 | 1988-10-05 | Устройство фазовой синхронизации дл дискового накопител цифровых данных |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1615799A1 (ru) |
-
1988
- 1988-10-05 SU SU884490630A patent/SU1615799A1/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР Ns 1465909, кл. G 11 В 27/10, 02.04.87. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5285483A (en) | Phase synchronization circuit | |
US4069462A (en) | Phase-locked loops | |
US7187738B2 (en) | Processing high-speed digital signals | |
EP0398174A2 (en) | Method for incorporating window strobe in a data synchronizer | |
JPS60227541A (ja) | ディジタルpll回路 | |
US4771441A (en) | Synchronizing unit | |
Pasternack et al. | Analysis and synthesis of a digital phase‐locked loop for FM demodulation | |
US6249188B1 (en) | Error-suppressing phase comparator | |
US4128811A (en) | Frequency indicating circuit | |
SU1615799A1 (ru) | Устройство фазовой синхронизации дл дискового накопител цифровых данных | |
JPH036698B2 (ru) | ||
US4390801A (en) | Circuit for reproducing a clock signal | |
EP0145310B1 (en) | Motor servo circuit for a magnetic recording and reproducing apparatus | |
KR960010853B1 (ko) | 위상 동기 회로 | |
SU1465909A1 (ru) | Устройство дл синхронизации воспроизведени информации | |
RU1774497C (ru) | Устройство фазовой автоподстройки частоты | |
US4495460A (en) | Resettable feedback sensor | |
SU1462413A1 (ru) | Устройство дл синхронизации сигналов воспроизведени цифровой информации | |
SU1675943A1 (ru) | Устройство дл синхронизации и выделени данных | |
SU1704163A1 (ru) | Устройство синхронизации информации, воспроизводимой с магнитного носител | |
SU1501292A2 (ru) | Регенератор двоичного сигнала | |
SU1674245A1 (ru) | Устройство дл синхронизации канала воспроизведени данных | |
JPH07162296A (ja) | ディジタル位相同期回路 | |
RU1788576C (ru) | Способ фазовой автоподстройки частоты управл емого генератора и устройство дл его осуществлени | |
JP2839949B2 (ja) | Pll回路 |