SU1608708A1

SU1608708A1 - Цифрочастотный интегратор

Info

Publication number: SU1608708A1
Application number: SU894629510A
Authority: SU
Inventors: Алексей Петрович Стахов; Владимир Андреевич Лужецкий; Александр Никифорович Романюк; Наталья Владимировна НИКОЛАЕВА
Original assignee: Специальное Конструкторско-Технологическое Бюро "Модуль" Винницкого Политехнического Института
Priority date: 1989-01-02
Filing date: 1989-01-02
Publication date: 1990-11-23

Abstract

Изобретение относитс к вычислительной и информационно-измерительной технике, а именно к системе автоматического управлени , и может найти применение в системах числового программного управлени , а также в измерительных и вычислительных устройствах. Цель изобретени - повышение достоверности интегрировани . Цифровой интегратор содержит регистр управл ющего кода 1, элемент И 2, первый блок 3 формировани последовательности импульсов, первый счетчик 4, второй блок 5 формировани последовательности импульсов, элемент задержки 6, счетчик 7, одновибратор 8 и D-триггер 9. По значению управл ющего кода, представленного в минимальной форме, и хран щегос в регистре управл ющих кода, блоками 3 и 5 формируютс две эквивалентные по числу импульсов за цикл интегрировани последовательности, поступающие соответственно на суммирующий и вычитающий входы счетчика 7. Нулевое состо ние второго счетчика 7, фиксируемое по окончании цикла интегрировани триггером 9, указывает о правильности интегрировани . При наличии недопустимых ситуаций в формировании частотно-импульсных последовательностей на выходах 10 и 18 осуществл етс установка триггера в единичное состо ние. 1 ил.

Description

Изобретение относитс к вычислительной и информационно-измерительной технике , а именно к системам автоматического управлени , и может найти применение в системах числового программного управлени , а также в измерительных и вычислительных устройствах.

Целью изобретени вл етс повышение достоверности интегрировани .

На чертеже представлена структурна схема предлагаемого интегратора.

Цифрочастотный интегратор содержит регистр 1 управл ющего кода, элемент И 2, первый блок 3 формировани последовательности импульсов, первый счетчик 4, второй блок 5 формировани последовательности импульсов, элемент 6 задержки, второй счетчик 7, одновибратор 8, D-триггер 9, входы 10-14, выходы 15-18. В интеграторе разр дность блоков определ етс разр дностью п регистра 1 управл ющего кода и имеет следующие значени : счетчик 4 - (п+1), блок 3 формировани последовательности импульсов - п; блок 5 формировани последовательности импульсов - 2(п-1)+1.

Повышение достоверности интегрировани достигаетс за счет формировани двух эквивалентных по численности за цикл интегрировани последовательности. Отличие от нул разности этих последовательностей показывает на наличие ошибки.

Интегратор работает следующим образом .

По включении питани на входе 13 и при наличии сигнала на входе 14 начальной установки интегратора вырабатываетс импульс отрицательной пол рности, под воздействием которого счетчики 4 и 7 и D- триггер 9 устанавливаютс в состо ние логического О. На вход 10 интегратора от внешнего устройства поступает значение управл ющего кода в минимальной форме,- которое записываетс в регистр Т при поступлении активного уровн сигнала записи на вход 12.

На вход 11 интегратора поступает опорна импульсна последовательность, под воздействием которой на импульсных выходах счетчика 4 формируютс импульсы, числа которых за цикл пересчета счетчика 4 равны весам фибоначчиевой системы счислени . Частотные потоки с выхода первого фибоначчиевого счетчика 4 отбираютс блоком 3 и суммируютс . Отбор импульсов блоками 3 и 5 производитс с различных разр дов первого счетчика 4, при этом формируютс две эквивалентные по числу импульсов последовательности.

Контроль работы интегратора осуществл етс следующим образом.

Импульсы с выхода блока 3 формировани последовательности импульсов посту- пают на суммирующий вход счетчика 7, а импульсы с выхода блока 5 формировани последовательности импульсов - на вычитающий вход счетчика 7.

Поскольку частотные последовательно- 0 сти с выходов блоков 3 и 5 эквивалентны по числу импульсов, то по окончании цикла интегрировани состо ние счетчика 7 при правильной работе интегратора должно быть нулевым.

5Состо ние счетчика 7 по окончании цикла интегрировани фиксируетс триггером 9. Дл этого вход переполнени счетчика 7 подключен к D-входу триггера 9, а управл ющий С-вход триггера 9 - к выходу перепол- 0 нени счетчика 4 и выходу 17 интегратора. При правильной работе интегратора по окончании цикла интегрировани на выходе переполнени счетчика 7 по вл етс уровень логического О, указывающий на нуле- 5 вое состо ние счетчика 7. Активным уровнем сигнала переполнени счетчика 4, возникающего при окончании цикла интегрировани , значение сигнала переполнени счетчика 7 фиксируетс в триггере 9. 0 Логическа 1 на выходе 16 сигнализирует о неправильной работе интегратора.

Счетчик 7, элемент 6 задержки, одно- вибратор 8, D-триггер 9 образуют узел контрол интегрировани . Элемент 6 задержки 5 предназначен дл временного сдвига импульсной последовательности с выхода блока 3. За счет этого обеспечиветс последовательное, один за другим поступление кодов с блоков 3 и 5 формировани 0 последовательности импульсов на суммирующий и вычитающий входы счетчика 7 при их одновременной выдаче. Если на счетчик 7 подано различное число импульсов от блоков 3 и 5, одновибратор 8 вырабатывает 5 импульс отрицательной пол рности, который устанавливает триггер 9 в единичное состо ние. Это сигнализирует о наличии ошибки.

Claims

0 Формула изобрете.ни

Цифрочастотный интегратор, содержа- .щий два счетчика и первый блок формировани последовательности импульсов,, выход которого соединен с первым выходом интегратора, отличающийс тем, что,

55 с целью повышени достоверности интегрировани , в него дополнительно введены регистр управл ющего кода, элемент И, второй блок формировани последовательности импульсов, одновибратор, элемент

зад гржки и D-триггер, D-вход которого под- клк чен к выходу переполнени второго сче чика, а С-вход D-триггера подключен к выходу переноса первого счетчика и выходу конца интегрировани интегратора, R-вход D-T )иггера соединен с установочными входами первого и второго счетчиков и с выхо дo элемента И первый и второй входы которого вл ютс первым и вторым входами начальной установки интегратора, вход зап /1СИ управл ющего кода которого соединен с управл ющим входом регистра управ- л к щего кода, выход 1-го {1 1...П, где п - кол чество разр дов входного кода разр да которого соединен с 1-м разр дом первой группы входов первого логического блока и 2I-N и (21-1)-м разр дами, кроме последнего, входов первой группы второго блока формировани последовательности, импульсов, а выход разр да регистра соединен с последние разр дом первой группы входов второго t пока формировани последовательности

импульсов, входы (21-1)-го и 21-го разр дов второй группы входов которого, кроме п-го, соединены с 1+1 выходами первого счетчика, i-й выход которого, кроме п-го, соединен с

1-м входом второй группы входов первого блока формировани последовательности импульсов, выход которого соединен с суммирующим входом второго счетчика, вычитающий вход которого соединен с вторым

выходом интегратора и выходом злемента задержки, вход которого соединен с выходом второго блока формировани последовательности импульсов, S-вход D-триггера соединен с выходом одновибратора, вход

которого соединен с выходом второго счетчика , счетный вход первого счетчика соединен с входом синхронизации устройства, а вход записи регистра управл ющего кода - с информаионным входом интегратора,

вход п-го разр да второй группы входов второго логического блока соединен с выходом п-го разр да первого счетчика.