SU1608631A1 - Устройство дл вывода информации - Google Patents
Устройство дл вывода информации Download PDFInfo
- Publication number
- SU1608631A1 SU1608631A1 SU884406538A SU4406538A SU1608631A1 SU 1608631 A1 SU1608631 A1 SU 1608631A1 SU 884406538 A SU884406538 A SU 884406538A SU 4406538 A SU4406538 A SU 4406538A SU 1608631 A1 SU1608631 A1 SU 1608631A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- output
- inputs
- information
- bus
- input
- Prior art date
Links
Landscapes
- Debugging And Monitoring (AREA)
Abstract
Изобретение относитс к вычислительной технике и может быть использовано в качестве устройства дл вывода информации из ЭВМ либо быть частью автомата управлени . Целью изобретени вл етс повышение достоверности выводимой информации посредством контрол выходов магистральных усилителей. Устройство дл вывода информации содержит входную шину 1, регистр 2, группу магистральных усилителей 3, выходную шину 4, дешифратор 5, элемент 6 задержки, элемент И 7 и блок сравнени 8. Предложенное устройство позвол ет дополнительно повысить быстродействие контролируемого вывода.
Description
Изобретение относится к вычислительной технике и может быть использовано в качестве устройства для вывода информации из ЭВМ либо быть частью автомата управления.
Цель изобретения - повышение достоверности выводимой информации.
На чертеже представлена схема предлагаемого устройства.
. Устройство для вывода информации со‘ держит входную шину 1, регистр 2, блок 3 магистральных усилителей, выходную шину 4, дешифратор 5, элемент 6 задержки, элемент И 7,блок 8 сравнения.
Устройство работает следующим образом.
По шине 1 идет обмен данными и командами управления между управляющим устройством (например, процессором) и устройством вывода, Шина 1 может быть выполнена, например, по типу Q-шины. Дешифратор 5 выделяет команду Вывод, по которой производится запись данных с шины 1 в регистр 2, информация с которого передается через усилитель 3 на выходную шину 4. Магистральные усилители 3 обеспечивают усиление и, если требуется, нормирование сигнала по напряжению. С шины 4 информация поступает на блок 8 сравнения, на другой вход которого поступает информация с шины 1. На элементе И 7 происходит выделение сигнала сравнения шин 1 и 4 в момент, когда заканчивается переходной процесс переключения шины 4. Элемент 6 .задержки обеспечивает задержку сигнала записи в регистр 2 на величину, большую времени срабатывания регистра 2 и буферного усилителя 3. Поэтому элемент И 7 срабатывает после завершения переходного процесса передачи данных с шины 1 на шину 4. В случае равенства данных на входах схемы 8 сравнения на первый вход элемента И 7 переключается на высокий уровень (сигнал ответа), который завершает операцию Вывод. При неравенстве данных на входах блока 8 сравнения на первый вход элемента И 7 поступает низкий уровень сигнала, а на управляющий выход шины 1 не поступает высокий уровень ответа, который должен завершить операцию Вывод. При этом обмен задерживается, и по таймеру, контролирующему прохождение команд, процессор уйдет на программу диагностики.
Таким образом, устройство позволяет выводить данные из ЭВМ или другого автоматического устройства с контролем достоверности передачи непосредственно в цикле вывода данных, что дополнительно повышает быстродействие контролируемого вывода.
Claims (1)
- Формула изобретенияУстройство для вывода информации, содержащее регистр, информационные входы которого являются информационными входами устройства, а выходы соединены с входами блока магистральных усилителей, выходы которого являются информационными выходами устройства, вход записи регистра соединен с выходом дешифратора, входы которого являются адресными входами устройства, отличающееся тем, что, с целью повышения достоверности выводимой информации, в него введены элемент И, элемент задержки, блок сравнения, первая группа входов которого соединена с информационными входами регистра, вторая группа входов блока сравнения соединена с выходами блока магистральных усилителей, а выход соединен с первым входом элемента И, выход которого является управляющим выходом устройства, второй вход элемента 1/1 соединен с выходом элемента задержки, вход которого соединен с выходом дешифратора.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884406538A SU1608631A1 (ru) | 1988-04-08 | 1988-04-08 | Устройство дл вывода информации |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884406538A SU1608631A1 (ru) | 1988-04-08 | 1988-04-08 | Устройство дл вывода информации |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1608631A1 true SU1608631A1 (ru) | 1990-11-23 |
Family
ID=21367224
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU884406538A SU1608631A1 (ru) | 1988-04-08 | 1988-04-08 | Устройство дл вывода информации |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1608631A1 (ru) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2006022571A1 (en) * | 2004-07-08 | 2006-03-02 | Tatarchenko Nikolay Valentinov | Controller |
RU2451323C1 (ru) * | 2011-03-31 | 2012-05-20 | Открытое акционерное общество "Информационные спутниковые системы" имени академика М.Ф. Решетнёва" | Устройство для вывода информации |
-
1988
- 1988-04-08 SU SU884406538A patent/SU1608631A1/ru active
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2006022571A1 (en) * | 2004-07-08 | 2006-03-02 | Tatarchenko Nikolay Valentinov | Controller |
RU2451323C1 (ru) * | 2011-03-31 | 2012-05-20 | Открытое акционерное общество "Информационные спутниковые системы" имени академика М.Ф. Решетнёва" | Устройство для вывода информации |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR900015008A (ko) | 데이터 프로세서 | |
SU1608631A1 (ru) | Устройство дл вывода информации | |
KR920010977B1 (ko) | 개선된 성능의 메모리 버스 아키텍쳐(memory bus architecture) | |
SU630645A1 (ru) | Буферное запомнающее устройство | |
JPH06202715A (ja) | 状態変化検知記録回路 | |
SU745388A3 (ru) | Устройство дл управлени пам тью | |
JPH0222748A (ja) | 不揮発生メモリ制御回路 | |
SU1215133A1 (ru) | Трехканальное резервированное запоминающее устройство | |
SU1262511A1 (ru) | Устройство дл сопр жени двух вычислительных машин | |
KR100336743B1 (ko) | 데이터처리회로 | |
SU1660009A1 (ru) | Устройство для управления обменом информацией 2 | |
SU1231507A1 (ru) | Устройство дл обмена информацией двух электронно-вычислительных машин | |
SU1160409A1 (ru) | Устройство дл адресации пам ти | |
RU1774341C (ru) | Устройство дл сопр жени источника информации с процессором | |
SU1596341A1 (ru) | Устройство дл сопр жени двух ЭВМ | |
SU1246140A1 (ru) | Запоминающее устройство с коррекцией программы | |
SU1341636A1 (ru) | Устройство дл прерывани программ | |
SU1444783A1 (ru) | Устройство дл контрол микропроцессора | |
SU1177819A1 (ru) | Устройство дл ввода-вывода информации | |
KR940001028Y1 (ko) | 캐쉬 메모리 클럭 제어회로 | |
SU1548791A1 (ru) | Устройство дл сопр жени процессора с внешней пам тью | |
SU760076A1 (ru) | Устройство для сопряжения1 | |
SU1488815A1 (ru) | Устройство для сопряжения источника и приемника информации | |
JPS60113392A (ja) | 半導体メモリ装置 | |
JPS61161560A (ja) | メモリ装置 |