JPH06202715A - 状態変化検知記録回路 - Google Patents
状態変化検知記録回路Info
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- JPH06202715A JPH06202715A JP4347875A JP34787592A JPH06202715A JP H06202715 A JPH06202715 A JP H06202715A JP 4347875 A JP4347875 A JP 4347875A JP 34787592 A JP34787592 A JP 34787592A JP H06202715 A JPH06202715 A JP H06202715A
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Abstract
(57)【要約】 (修正有)
【目的】 データの状態変化を高速に検知し、かつ規模
が小型で価格も低廉な状態変化検知記録回路を提供す
る。 【構成】 メモリ制御回路21は、CPUからシステム
バスAを介して入力されるアドレスad及びライト信号
wrに基づいて、検知用メモリ12、状変値用メモリ制
御回路23、バッファ15、16、17を制御する。演
算器13は検知用メモリ12の旧データd1とシステム
バスAの新データdtを演算して状態変化値sdを出力
する。検知用メモリ制御回路21aは、状態変化値sd
を監視し、新データdtが状態変化しないとき、新デー
タdtを検知用メモリ12に書き込まないようにメモリ
制御回路21を制御する。状変値用メモリ制御回路23
は、状態変化があったとき、状変値用メモリ14のアド
レスセレクタ24を介してアドレスポインタ22から入
力されるアドレスに、状態変化値sdと新データdtの
アドレスadとが順次書き込まれる。
が小型で価格も低廉な状態変化検知記録回路を提供す
る。 【構成】 メモリ制御回路21は、CPUからシステム
バスAを介して入力されるアドレスad及びライト信号
wrに基づいて、検知用メモリ12、状変値用メモリ制
御回路23、バッファ15、16、17を制御する。演
算器13は検知用メモリ12の旧データd1とシステム
バスAの新データdtを演算して状態変化値sdを出力
する。検知用メモリ制御回路21aは、状態変化値sd
を監視し、新データdtが状態変化しないとき、新デー
タdtを検知用メモリ12に書き込まないようにメモリ
制御回路21を制御する。状変値用メモリ制御回路23
は、状態変化があったとき、状変値用メモリ14のアド
レスセレクタ24を介してアドレスポインタ22から入
力されるアドレスに、状態変化値sdと新データdtの
アドレスadとが順次書き込まれる。
Description
【0001】
【産業上の利用分野】本発明は、シーケンス制御におけ
るデータの状態変化を検知する状態変化検知記録回路に
関する。
るデータの状態変化を検知する状態変化検知記録回路に
関する。
【0002】
【従来の技術】従来より、シーケンス制御システムにお
いては、システムを監視するホストコンピユータ(プロ
グラマブルコントローラを含む)は、システムに接続さ
れた計算機(プログラマブルコントローラ)、計器等か
らシステム・ネットワークに出力されるオン/オフ・デ
ータを一定周期で収集して、それら収集されたデータ
の、前回収集時と今回収集時のオン/オフ状態の変化を
検知し、その検知されたデータのオン/オフ状態の変化
に応じてシステムを構成する各機器の出力を制御してい
る。
いては、システムを監視するホストコンピユータ(プロ
グラマブルコントローラを含む)は、システムに接続さ
れた計算機(プログラマブルコントローラ)、計器等か
らシステム・ネットワークに出力されるオン/オフ・デ
ータを一定周期で収集して、それら収集されたデータ
の、前回収集時と今回収集時のオン/オフ状態の変化を
検知し、その検知されたデータのオン/オフ状態の変化
に応じてシステムを構成する各機器の出力を制御してい
る。
【0003】このデータのオン/オフ状態の変化を検知
する検知処理は、次のような構成を用い、ファームウエ
アによって実現させていた。 1.構成 a)旧データを格納しておくメモリを用意する。
する検知処理は、次のような構成を用い、ファームウエ
アによって実現させていた。 1.構成 a)旧データを格納しておくメモリを用意する。
【0004】b)データが変化したか否かを記録するメ
モリを用意する。 2.ファームウエア a)旧データと新データを比較する。
モリを用意する。 2.ファームウエア a)旧データと新データを比較する。
【0005】b)比較結果をデータが変化したか否かを
記録するメモリ格納する。 c)新データを旧データが格納されていたメモリに格納
する。
記録するメモリ格納する。 c)新データを旧データが格納されていたメモリに格納
する。
【0006】
【発明が解決しようとする課題】ところで、上述したよ
うな、データのオン/オフ状態の変化検知処理は、予め
データ送信期間として定められたデータ収集の一周期内
に、全てのデータのオン/オフ状態の変化検知処理を終
了する必要がある。
うな、データのオン/オフ状態の変化検知処理は、予め
データ送信期間として定められたデータ収集の一周期内
に、全てのデータのオン/オフ状態の変化検知処理を終
了する必要がある。
【0007】したがって、監視間隔の短かいきめ細かな
監視をするために上記データ収集の一周期を短縮しよう
とすると、単位時間当たりの処理データ量が増加するた
め、データ・オン/オフ状態の変化検知処理を、これま
でより高速に行うことが必要となってくる。
監視をするために上記データ収集の一周期を短縮しよう
とすると、単位時間当たりの処理データ量が増加するた
め、データ・オン/オフ状態の変化検知処理を、これま
でより高速に行うことが必要となってくる。
【0008】また、システムを大きくしようとすると、
やはり上記データ収集の一周期内に送信される処理デー
タ量が増加するため、この場合も同様に、データ・オン
/オフ状態の変化検知処理を、これまでより高速に行う
ことが必要となってくる。
やはり上記データ収集の一周期内に送信される処理デー
タ量が増加するため、この場合も同様に、データ・オン
/オフ状態の変化検知処理を、これまでより高速に行う
ことが必要となってくる。
【0009】これらの要求に対処するためには、上記デ
ータ・オン/オフ状態の変化検知処理を行うプロセッサ
を、これまでより処理速度の高速なプロセッサに置き換
える必要がある。そして、そのためには、通常の内蔵メ
モリを高速メモリに変更すると共にプロセッサがファー
ムウエアを処理する信号のビット幅も大きくする必要が
ある。
ータ・オン/オフ状態の変化検知処理を行うプロセッサ
を、これまでより処理速度の高速なプロセッサに置き換
える必要がある。そして、そのためには、通常の内蔵メ
モリを高速メモリに変更すると共にプロセッサがファー
ムウエアを処理する信号のビット幅も大きくする必要が
ある。
【0010】しかしながら、このように、メモリを高速
化し、信号ビット幅を拡大してプロセッサを特化する
と、回路規模の拡大を招き、全体として規模が大型化す
るばかりでなく、このようなハードウエアの価格も高価
なものであるためコストの上昇を招くという問題があっ
た。
化し、信号ビット幅を拡大してプロセッサを特化する
と、回路規模の拡大を招き、全体として規模が大型化す
るばかりでなく、このようなハードウエアの価格も高価
なものであるためコストの上昇を招くという問題があっ
た。
【0011】また、このようにプロセッサの処理速度を
高速化した場合でも、従来同様に、ファームウエアによ
って制御を行う点ではなんら変るところがなく、このた
め処理を高速化したとはいってもその処理速度に限界が
あるという問題もあった。
高速化した場合でも、従来同様に、ファームウエアによ
って制御を行う点ではなんら変るところがなく、このた
め処理を高速化したとはいってもその処理速度に限界が
あるという問題もあった。
【0012】本発明は、上記の実情に鑑みてなされたも
のであり、データの状態変化を高速に検知するようにし
て、データ収集の処理周期の短縮や、一定周期内のデー
タ量の増加等にも容易に対応でき、かつ規模が小型で価
格も低廉な状態変化検知記録回路を提供することを目的
とする。
のであり、データの状態変化を高速に検知するようにし
て、データ収集の処理周期の短縮や、一定周期内のデー
タ量の増加等にも容易に対応でき、かつ規模が小型で価
格も低廉な状態変化検知記録回路を提供することを目的
とする。
【0013】
【課題を解決するための手段】請求項1記載の発明の状
態変化検知記録回路は、検知対象となるデータを格納す
るデータメモリ1と、このデータメモリ1に新データが
書き込まれる前に、データメモリ1の上記新データが書
き込まれるアドレスから旧データを読み出す読出手段2
と、この読出手段2によりデータメモリ1から読み出さ
れた上記旧データとデータメモリ1に書き込まれるべき
上記新データとの間の状態変化の情報を作成する作成手
段3と、この作成手段3により作成される上記新データ
と旧データ間の状態変化の情報を記録する記録手段4
と、データメモリ1から上記旧データが読み出された
後、データメモリ1に上記新データを書き込む書込手段
5とで構成される。
態変化検知記録回路は、検知対象となるデータを格納す
るデータメモリ1と、このデータメモリ1に新データが
書き込まれる前に、データメモリ1の上記新データが書
き込まれるアドレスから旧データを読み出す読出手段2
と、この読出手段2によりデータメモリ1から読み出さ
れた上記旧データとデータメモリ1に書き込まれるべき
上記新データとの間の状態変化の情報を作成する作成手
段3と、この作成手段3により作成される上記新データ
と旧データ間の状態変化の情報を記録する記録手段4
と、データメモリ1から上記旧データが読み出された
後、データメモリ1に上記新データを書き込む書込手段
5とで構成される。
【0014】上記読出手段2は、例えば、メモリ制御回
路等から成る。上記作成手段3は、例えば、演算器等か
ら成り、例えば、上記新データと上記旧データとの排他
的論理和の演算をなし、その演算結果を、上記新データ
と上記旧データ間の状態変化の情報として出力する。
路等から成る。上記作成手段3は、例えば、演算器等か
ら成り、例えば、上記新データと上記旧データとの排他
的論理和の演算をなし、その演算結果を、上記新データ
と上記旧データ間の状態変化の情報として出力する。
【0015】上記記録手段4は、例えば、状態変化出力
バッファ、状態変化記憶用メモリ等から成る。また、同
手段4は、例えば、上記新データと上記旧データ間の状
態変化の情報と共に上記新データが書き込まれるデータ
メモリ1のアドレスの情報を出力する出力手段6をさら
に備えて、上記新データと上記旧データ間に状態変化が
あったとき、上記新データが上記旧データからどのよう
に変化したかの情報と上記新データが書き込まれるデー
タメモリ1のアドレスとを記録する。
バッファ、状態変化記憶用メモリ等から成る。また、同
手段4は、例えば、上記新データと上記旧データ間の状
態変化の情報と共に上記新データが書き込まれるデータ
メモリ1のアドレスの情報を出力する出力手段6をさら
に備えて、上記新データと上記旧データ間に状態変化が
あったとき、上記新データが上記旧データからどのよう
に変化したかの情報と上記新データが書き込まれるデー
タメモリ1のアドレスとを記録する。
【0016】上記書込手段5は、例えば、メモリ制御回
路、データバッファ等から成り、例えば、上記新データ
と上記旧データ間に状態変化があったとき上記新データ
をデータメモリ1に書き込み、一方、上記新データと上
記旧データ間に状態変化がないときは上記新データをデ
ータメモリ1に書き込む処理は行わない。
路、データバッファ等から成り、例えば、上記新データ
と上記旧データ間に状態変化があったとき上記新データ
をデータメモリ1に書き込み、一方、上記新データと上
記旧データ間に状態変化がないときは上記新データをデ
ータメモリ1に書き込む処理は行わない。
【0017】請求項5記載の発明の状態変化検知記録回
路は、上記データメモリ1、読出手段2、作成手段3、
記録手段4、及び書込手段5の各手段に、さらに、上記
旧データと上記新データ間に状態変化があったとき状態
変化があったことを外部に通知する通知手段6を加えて
構成される。
路は、上記データメモリ1、読出手段2、作成手段3、
記録手段4、及び書込手段5の各手段に、さらに、上記
旧データと上記新データ間に状態変化があったとき状態
変化があったことを外部に通知する通知手段6を加えて
構成される。
【0018】上記通知手段6は、例えば、状態変化用メ
モリ制御回路、データバッファ等から成る。
モリ制御回路、データバッファ等から成る。
【0019】
【作用】本発明では、データメモリ1に検知対象となる
新データが書き込まれる際、その新データが書き込まれ
るアドレスから旧データが読出手段2により読み出され
て、その読み出された旧データと上記書き込まれる新デ
ータ間の状態変化の情報が作成手段3により作成され、
その作成された旧データと新データ間の状態変化の情報
が記録手段4により記録される。また、このとき、例え
ば、新データが書き込まれるデータメモリ1のアドレス
の情報が出力手段6により出力され、その出力されたデ
ータメモリ1のアドレス情報、及び新データが上記旧デ
ータからどのように変化したかの情報が記録手段4によ
り記録される。
新データが書き込まれる際、その新データが書き込まれ
るアドレスから旧データが読出手段2により読み出され
て、その読み出された旧データと上記書き込まれる新デ
ータ間の状態変化の情報が作成手段3により作成され、
その作成された旧データと新データ間の状態変化の情報
が記録手段4により記録される。また、このとき、例え
ば、新データが書き込まれるデータメモリ1のアドレス
の情報が出力手段6により出力され、その出力されたデ
ータメモリ1のアドレス情報、及び新データが上記旧デ
ータからどのように変化したかの情報が記録手段4によ
り記録される。
【0020】上記新データは、その新データが書き込ま
れるアドレスから旧データが読み出された後、書込手段
5により旧データが書き込まれていたアドレスに書き込
まれる。また、例えば、作成手段3により作成された旧
データと新データ間の状態変化の情報が新データの状態
変化を示していない場合は、その新データの書き込は行
われない。
れるアドレスから旧データが読み出された後、書込手段
5により旧データが書き込まれていたアドレスに書き込
まれる。また、例えば、作成手段3により作成された旧
データと新データ間の状態変化の情報が新データの状態
変化を示していない場合は、その新データの書き込は行
われない。
【0021】
【実施例】以下、図面を参照しながら本発明の実施例に
ついて説明する。図3は、第1の実施例に係わる状態変
化検知記録回路の構成ブロック図である。
ついて説明する。図3は、第1の実施例に係わる状態変
化検知記録回路の構成ブロック図である。
【0022】同図において、メモリ制御回路11は、そ
の入力側は、システムバスAを介して不図示のCPU
(中央演算処理装置)に接続しており、その出力側は、
信号線cs1及び信号線we1を介して検知用メモリ1
2、信号線cs2及び信号線we2を介して状変値用メ
モリ14、信号線bc1を介して状変値バッファ15、
信号線bc2を介してデータバッファ16、並びに、信
号線bc3を介してデータバッファ17にそれぞれ接続
している。上記メモリ制御回路11は、CPUからシス
テムバスAを介して入力されるアドレスad及びライト
信号wrに基づいて上記出力側に接続されている各回路
を制御する。
の入力側は、システムバスAを介して不図示のCPU
(中央演算処理装置)に接続しており、その出力側は、
信号線cs1及び信号線we1を介して検知用メモリ1
2、信号線cs2及び信号線we2を介して状変値用メ
モリ14、信号線bc1を介して状変値バッファ15、
信号線bc2を介してデータバッファ16、並びに、信
号線bc3を介してデータバッファ17にそれぞれ接続
している。上記メモリ制御回路11は、CPUからシス
テムバスAを介して入力されるアドレスad及びライト
信号wrに基づいて上記出力側に接続されている各回路
を制御する。
【0023】検知用メモリ12は、状態変化の検知対象
であるデータdtを格納するメモリであり、信号入力端
子C及び信号入力端子Wには、上記メモリ制御回路11
から信号線cs1を介してチップセレクト信号cs1
(以下、信号線とその信号を同一の記号で表わす)、及
び信号線we1を介して書込信号we1がそれぞれ入力
される。また、検知用メモリ12のアドレス入力端子A
は、システムバスAの不図示のアドレス線に接続してお
り、このシステムバスAのアドレス線からはアドレスa
dが入力する。また、検知用メモリ12のデータ入出力
端子Dは、途中から分岐した2本の入出力線の、一方の
入出力線及びデータバッファ16を介してシステムバス
Aのデータ線に接続し、分岐した他方の入出力線を介し
て演算器13の入力側にも接続している。
であるデータdtを格納するメモリであり、信号入力端
子C及び信号入力端子Wには、上記メモリ制御回路11
から信号線cs1を介してチップセレクト信号cs1
(以下、信号線とその信号を同一の記号で表わす)、及
び信号線we1を介して書込信号we1がそれぞれ入力
される。また、検知用メモリ12のアドレス入力端子A
は、システムバスAの不図示のアドレス線に接続してお
り、このシステムバスAのアドレス線からはアドレスa
dが入力する。また、検知用メモリ12のデータ入出力
端子Dは、途中から分岐した2本の入出力線の、一方の
入出力線及びデータバッファ16を介してシステムバス
Aのデータ線に接続し、分岐した他方の入出力線を介し
て演算器13の入力側にも接続している。
【0024】上記検知用メモリ12は、メモリ制御回路
11から出力される端子Cに加わるチップセレクト信号
cs1がイネーブルであって、同じくメモリ制御回路1
1から出力される端子Wに加わる書込信号we1が非イ
ネーブルであるとき、システムバスAのアドレス線を介
して端子Aに入力するアドレスadのデータd1を、端
子Dからデータバッファ16及び演算器14へ出力し、
一方、上記チップセレクト信号cs1及び書込信号we
1が共にイネーブルであるとき、システムバスAのデー
タ線上のデータdtを、データバッファ16を介して端
子Dに取り込んで、その取り込んだデータdtをシステ
ムバスAのアドレス線を介して端子Aに入力するアドレ
スadに記憶する。
11から出力される端子Cに加わるチップセレクト信号
cs1がイネーブルであって、同じくメモリ制御回路1
1から出力される端子Wに加わる書込信号we1が非イ
ネーブルであるとき、システムバスAのアドレス線を介
して端子Aに入力するアドレスadのデータd1を、端
子Dからデータバッファ16及び演算器14へ出力し、
一方、上記チップセレクト信号cs1及び書込信号we
1が共にイネーブルであるとき、システムバスAのデー
タ線上のデータdtを、データバッファ16を介して端
子Dに取り込んで、その取り込んだデータdtをシステ
ムバスAのアドレス線を介して端子Aに入力するアドレ
スadに記憶する。
【0025】データバッファ16は双方向バッファであ
り、メモリ制御回路11から入力されるデータバッファ
制御信号bc2の信号レベルが、例えば“1”のとき
は、システムバスAのデータ線上に出力されいるデータ
dtを取り込んで、そのデータdtを検知用メモリ12
に出力し、一方、データバッファ制御信号bc2の信号
レベルが、“0”のときは、検知用メモリ12から出力
されるデータd1を取り込んで、そのデータdtをシス
テムバスAのデータ線上に出力する。
り、メモリ制御回路11から入力されるデータバッファ
制御信号bc2の信号レベルが、例えば“1”のとき
は、システムバスAのデータ線上に出力されいるデータ
dtを取り込んで、そのデータdtを検知用メモリ12
に出力し、一方、データバッファ制御信号bc2の信号
レベルが、“0”のときは、検知用メモリ12から出力
されるデータd1を取り込んで、そのデータdtをシス
テムバスAのデータ線上に出力する。
【0026】演算器13は、新たに検知用メモリ12に
書き込まれるデータdtをシステムバスAのデータ線を
介して入力すると共に、上記データdtが書き込まれる
前に検知用メモリ12の上記データdtが書き込まれる
べきアドレスadから読み出される旧データd1を入力
して、新旧両データを比較し、その比較結果を新旧両デ
ータ間に状態の変化があったか否かの状態変化信号sd
として状変値バッファ15に出力する。
書き込まれるデータdtをシステムバスAのデータ線を
介して入力すると共に、上記データdtが書き込まれる
前に検知用メモリ12の上記データdtが書き込まれる
べきアドレスadから読み出される旧データd1を入力
して、新旧両データを比較し、その比較結果を新旧両デ
ータ間に状態の変化があったか否かの状態変化信号sd
として状変値バッファ15に出力する。
【0027】状変値バッファ15は、上記メモリ制御回
路11から加わる状変値バッファ制御信号bc1がイネ
ーブルになると上記演算器13から入力される状態変化
信号sdを状変値用メモリ14及びデータバッファ17
へ出力する。
路11から加わる状変値バッファ制御信号bc1がイネ
ーブルになると上記演算器13から入力される状態変化
信号sdを状変値用メモリ14及びデータバッファ17
へ出力する。
【0028】状変値用メモリ14は、上記検知用メモリ
12に書き込まれるデータdtの状態変化信号sdを記
憶するメモリであり、その信号入力端子C′及び信号入
力端子W′には、上記メモリ制御回路11から信号線c
s2を介してチップセレクト信号cs2及び信号線we
2を介して書込信号we2がそれぞれ入力される。ま
た、状変値用メモリ14のアドレス入力端子A′は、シ
ステムバスAのアドレス線に接続しており、システムバ
スAのアドレス線からはアドレスadが入力する。ま
た、状変値用メモリ14のデータ入出力端子D′は、途
中から分岐した2本の入出力線の、一方の入出力線及び
データバッファ17を介してシステムバスAのデータ線
に接続すると共に、分岐した他方の入出力線及び状変値
バッファ15を介して演算器13の出力側にも接続して
いる。
12に書き込まれるデータdtの状態変化信号sdを記
憶するメモリであり、その信号入力端子C′及び信号入
力端子W′には、上記メモリ制御回路11から信号線c
s2を介してチップセレクト信号cs2及び信号線we
2を介して書込信号we2がそれぞれ入力される。ま
た、状変値用メモリ14のアドレス入力端子A′は、シ
ステムバスAのアドレス線に接続しており、システムバ
スAのアドレス線からはアドレスadが入力する。ま
た、状変値用メモリ14のデータ入出力端子D′は、途
中から分岐した2本の入出力線の、一方の入出力線及び
データバッファ17を介してシステムバスAのデータ線
に接続すると共に、分岐した他方の入出力線及び状変値
バッファ15を介して演算器13の出力側にも接続して
いる。
【0029】上記状変値用メモリ14は、メモリ制御回
路11から端子C′に加えられるチップセレクト信号c
s2と、同じくメモリ制御回路11から端子W′に加え
られる書込信号we2とが共にイネーブルであるとき、
システムバスAのアドレス線上のデータdtをデータバ
ッファ17を介して入力端子D′に取り込んで、その取
り込んだデータdtをシステムバスAのアドレス線を介
して入力端子A′に入力されるアドレスadに記憶す
る。
路11から端子C′に加えられるチップセレクト信号c
s2と、同じくメモリ制御回路11から端子W′に加え
られる書込信号we2とが共にイネーブルであるとき、
システムバスAのアドレス線上のデータdtをデータバ
ッファ17を介して入力端子D′に取り込んで、その取
り込んだデータdtをシステムバスAのアドレス線を介
して入力端子A′に入力されるアドレスadに記憶す
る。
【0030】これにより、初期時には、CPUからシス
テムバスAのデータ線とデータバッファ17を介して入
力される値が“0”のデータdtを、同じくCPUから
システムバスAのアドレス線を介して順次入力されるア
ドレスadに記憶することにより全てのデータ領域に
“0”を記憶して初期化される。そして、上記初期化後
は、状変値バッファ15から出力される状態変化信号s
dを、システムバスAのアドレス線を介して入力するア
ドレスadに記憶する。
テムバスAのデータ線とデータバッファ17を介して入
力される値が“0”のデータdtを、同じくCPUから
システムバスAのアドレス線を介して順次入力されるア
ドレスadに記憶することにより全てのデータ領域に
“0”を記憶して初期化される。そして、上記初期化後
は、状変値バッファ15から出力される状態変化信号s
dを、システムバスAのアドレス線を介して入力するア
ドレスadに記憶する。
【0031】データバッファ17も双方向バッファであ
り、メモリ制御回路11から入力されるデータバッファ
制御信号bc3の信号レベルに基づいて、例えば信号レ
ベルが“1”のときは、システムバスAのデータ線上に
出力されている値が“0”のデータdtを取り込んで、
そのデータdtを状変値用メモリ14へ出力し、一方、
信号レベルが“0”のときは、状変値用メモリ14から
出力されるデータsdを取り込んで、そのデータsdを
システムバスAのデータ線上に出力する。
り、メモリ制御回路11から入力されるデータバッファ
制御信号bc3の信号レベルに基づいて、例えば信号レ
ベルが“1”のときは、システムバスAのデータ線上に
出力されている値が“0”のデータdtを取り込んで、
そのデータdtを状変値用メモリ14へ出力し、一方、
信号レベルが“0”のときは、状変値用メモリ14から
出力されるデータsdを取り込んで、そのデータsdを
システムバスAのデータ線上に出力する。
【0032】次に、上述した構成の第1実施例におけ
る、検知用メモリ12に新データdtを書き込む際の処
理動作を、図4に示すタイムチャートを用いて説明す
る。同図の(a) は、検知用メモリ12の旧データリード
期間及び新データライト期間、(b) はCPUからシステ
ムバスAのアドレス線上に出力されるアドレスad、
(c) は同じくCPUからシステムバスAの不図示の信号
線上に出力されるライト信号wr、(d) は同じくCPU
からシステムバスAのデータ線上に出力されるデータd
tである。
る、検知用メモリ12に新データdtを書き込む際の処
理動作を、図4に示すタイムチャートを用いて説明す
る。同図の(a) は、検知用メモリ12の旧データリード
期間及び新データライト期間、(b) はCPUからシステ
ムバスAのアドレス線上に出力されるアドレスad、
(c) は同じくCPUからシステムバスAの不図示の信号
線上に出力されるライト信号wr、(d) は同じくCPU
からシステムバスAのデータ線上に出力されるデータd
tである。
【0033】また、(e) はメモリ制御回路11から出力
されるチップセレクト信号cs1、(f) は同じくメモリ
制御回路11から出力される書込信号we1、(g) は検
知用メモリ12の入出力データdt及びd1、(h) はメ
モリ制御回路11から出力されるチップセレクト信号c
s2、(i) は同じくメモリ制御回路11から出力される
書込信号we2、(j) は状変値用メモリ14に書き込ま
れる状態変化信号sd、(k) は状変値用メモリ14のデ
ータライト期間を、それぞれ示している。
されるチップセレクト信号cs1、(f) は同じくメモリ
制御回路11から出力される書込信号we1、(g) は検
知用メモリ12の入出力データdt及びd1、(h) はメ
モリ制御回路11から出力されるチップセレクト信号c
s2、(i) は同じくメモリ制御回路11から出力される
書込信号we2、(j) は状変値用メモリ14に書き込ま
れる状態変化信号sd、(k) は状変値用メモリ14のデ
ータライト期間を、それぞれ示している。
【0034】同図のタイムチャートに示すように、ま
ず、CPUは、検知用メモリ12に書き込むデータdt
と、そのデータdtを書き込む検知用メモリ12のアド
レスadをシステムバスAのデータ線とアドレス線上に
それぞれ出力し、同時にシステムバスAの信号線を介し
てメモリ制御回路11に出力するライト信号wrを非イ
ネーブル(“1”)からイネーブル(“0”)にする
(同図(b),(c),(d) 参照)。
ず、CPUは、検知用メモリ12に書き込むデータdt
と、そのデータdtを書き込む検知用メモリ12のアド
レスadをシステムバスAのデータ線とアドレス線上に
それぞれ出力し、同時にシステムバスAの信号線を介し
てメモリ制御回路11に出力するライト信号wrを非イ
ネーブル(“1”)からイネーブル(“0”)にする
(同図(b),(c),(d) 参照)。
【0035】メモリ制御回路11は、上記CPUから入
力されるイネーブルになったライト信号wr及びアドレ
スadにより、チップセレクト信号cs1を非イネーブ
ル(“1”)からイネーブル(“0”)にすると共に
(同図(e) 参照)、書込信号we1の出力を、同図(a)
に示す検知用メモリ12の旧データリード期間t0 〜t
1 の終了するまで、非イネーブル(“1”)のままに維
持する。
力されるイネーブルになったライト信号wr及びアドレ
スadにより、チップセレクト信号cs1を非イネーブ
ル(“1”)からイネーブル(“0”)にすると共に
(同図(e) 参照)、書込信号we1の出力を、同図(a)
に示す検知用メモリ12の旧データリード期間t0 〜t
1 の終了するまで、非イネーブル(“1”)のままに維
持する。
【0036】これにより、上記旧データリード期間にお
いて、検出用メモリ12の上記システムバスAのアドレ
ス線上に出力されているアドレスadから旧データd1
が読み出されて(同図(g) 参照)、この旧データd1が
図3に示す演算器13に入力される。
いて、検出用メモリ12の上記システムバスAのアドレ
ス線上に出力されているアドレスadから旧データd1
が読み出されて(同図(g) 参照)、この旧データd1が
図3に示す演算器13に入力される。
【0037】続いて、メモリ制御回路11は、図4(a)
に示す検知用メモリ12の旧データリード期間の終了t
1 、すなわち、検知用メモリ12の新データライト期間
の始まりt1から、同ライト期間の終了t2 まで、上記
チップセレクト信号cs1を引続きイネーブル
(“0”)に維持したまま、他方で上記書込信号we1
を非イネーブル(“1”)からイネーブル(“0”)に
する(同図(e),(f) 参照)。
に示す検知用メモリ12の旧データリード期間の終了t
1 、すなわち、検知用メモリ12の新データライト期間
の始まりt1から、同ライト期間の終了t2 まで、上記
チップセレクト信号cs1を引続きイネーブル
(“0”)に維持したまま、他方で上記書込信号we1
を非イネーブル(“1”)からイネーブル(“0”)に
する(同図(e),(f) 参照)。
【0038】これにより、上記新データライト期間にお
いて、検出用メモリ12の同図(b)に示すシステムバス
Aのアドレス線上に出力されているアドレスadに、同
図(d) に示すシステムバスAのデータ線上に出力されて
いる新データdtが書き込まれる(同図(g) 参照)。
いて、検出用メモリ12の同図(b)に示すシステムバス
Aのアドレス線上に出力されているアドレスadに、同
図(d) に示すシステムバスAのデータ線上に出力されて
いる新データdtが書き込まれる(同図(g) 参照)。
【0039】上記メモリ制御回路11は、上記同図(e)
に示すチップセレクト信号cs1をイネーブル
(“0”)にすると共に、同時に同図(a) に示す検知用
メモリ12の新データリード期間、すなわち同図(k) に
示す状変値用メモリ14のライト期間、チップセレクト
信号cs2をイネーブル(“0”)にすると共に書込信
号we2をイネーブル(“0”)にする(同図(h),(i)
参照)。
に示すチップセレクト信号cs1をイネーブル
(“0”)にすると共に、同時に同図(a) に示す検知用
メモリ12の新データリード期間、すなわち同図(k) に
示す状変値用メモリ14のライト期間、チップセレクト
信号cs2をイネーブル(“0”)にすると共に書込信
号we2をイネーブル(“0”)にする(同図(h),(i)
参照)。
【0040】これにより、上記状変値用メモリ14のラ
イト期間において、状変値用メモリ14の同図(b) に示
すシステムバスAのアドレス線上に出力されているアド
レスadに、図3に示す演算器13から状変値バッファ
15を介して出力される状態変化信号sdが書き込まれ
る(図4(j) 参照)。
イト期間において、状変値用メモリ14の同図(b) に示
すシステムバスAのアドレス線上に出力されているアド
レスadに、図3に示す演算器13から状変値バッファ
15を介して出力される状態変化信号sdが書き込まれ
る(図4(j) 参照)。
【0041】このように、システムバスAのデータ線を
介して検知用メモリ12に新データdtを書き込むだけ
で、書き込んだ新データdtに対応する状態変化信号s
dが、状変値用メモリ14に書き込まれる。したがっ
て、システムバスAを介して状変値メモリ14を参照す
るだけで、検知用メモリ12内のいずれのデータdtが
状態変化したかを容易に知ることができる。
介して検知用メモリ12に新データdtを書き込むだけ
で、書き込んだ新データdtに対応する状態変化信号s
dが、状変値用メモリ14に書き込まれる。したがっ
て、システムバスAを介して状変値メモリ14を参照す
るだけで、検知用メモリ12内のいずれのデータdtが
状態変化したかを容易に知ることができる。
【0042】したがって、検知用メモリ12からデータ
dtを読み出す際、その読み出すデータdtに対応する
状変値sdを状変値用メモリ14から読み出すことによ
り、現在検知用メモリ12から読み出したデータdtの
状態変化を直ちに判別できる。
dtを読み出す際、その読み出すデータdtに対応する
状変値sdを状変値用メモリ14から読み出すことによ
り、現在検知用メモリ12から読み出したデータdtの
状態変化を直ちに判別できる。
【0043】また、図3に示す演算器13の演算を排他
的論理和にすれば、状態変化したデータdtに対応する
状態変化信号sdのみが、値が“1”となる。したがっ
て、対応する状態変化信号sdの値が“0”以外の検知
用メモリ12のデータdtは、データの状態が変化した
と判断できると共に、その状態変化した検知用メモリ1
2の新データdtとこれに対応する状態変化信号sdの
排他的論理和をとることにより旧データを復元すること
も容易にできる。
的論理和にすれば、状態変化したデータdtに対応する
状態変化信号sdのみが、値が“1”となる。したがっ
て、対応する状態変化信号sdの値が“0”以外の検知
用メモリ12のデータdtは、データの状態が変化した
と判断できると共に、その状態変化した検知用メモリ1
2の新データdtとこれに対応する状態変化信号sdの
排他的論理和をとることにより旧データを復元すること
も容易にできる。
【0044】また、上記第1の実施例において、状変値
用メモリ14の書き込みに時間がかかるような場合に
は、検知用メモリ12から読み出される旧データd1、
または演算器13から出力される状変値sdを一時退避
させるラッチを設け、このラッチに旧データd1または
状変値sdを退避させた後、新データdtを検知用メモ
リ12に書き込むようにすれば、状態変化検索処理時間
を短くすることができる。
用メモリ14の書き込みに時間がかかるような場合に
は、検知用メモリ12から読み出される旧データd1、
または演算器13から出力される状変値sdを一時退避
させるラッチを設け、このラッチに旧データd1または
状変値sdを退避させた後、新データdtを検知用メモ
リ12に書き込むようにすれば、状態変化検索処理時間
を短くすることができる。
【0045】上記第1の実施例では、検知用メモリ12
に書き込まれるデータdtの、いずれのデータが状態変
化したのかを知るためには、状変値メモリ14を参照す
る必要がある。
に書き込まれるデータdtの、いずれのデータが状態変
化したのかを知るためには、状変値メモリ14を参照す
る必要がある。
【0046】ところで、通常、プロセス制御システムで
は、データの変化に対応してシステムの制御を行うもの
であるから、書き込まれる新データに状態変化があった
場合のみ、その状態変化のあった場合の処理を行えばよ
い。
は、データの変化に対応してシステムの制御を行うもの
であるから、書き込まれる新データに状態変化があった
場合のみ、その状態変化のあった場合の処理を行えばよ
い。
【0047】図5は、このような考察に基づく、第2の
実施例の状態変化検知記録回路の構成ブロック図であ
る。同図に示す第2実施例においては、上述した図3に
示す第1実施例と同一構成のブロックには、第1実施例
と同一の記号または番号を付与して示す。
実施例の状態変化検知記録回路の構成ブロック図であ
る。同図に示す第2実施例においては、上述した図3に
示す第1実施例と同一構成のブロックには、第1実施例
と同一の記号または番号を付与して示す。
【0048】この第2実施例では、図3に示す構成に、
システムバスAの不図示の割込信号線に割り込み信号i
ntを出力する割り込み発生回路18を新たに付け加え
る。この割り込み発生回路18には、演算器13から状
変値バッファ15に出力される状態変化信号sdが途中
から分岐して入力される。割り込み発生回路18は、こ
の入力される状態変化信号sdが新データの状態変化を
示す例えば“1”のとき、割り込み信号intをシステ
ムバスAの割込信号線に出力する。上記割り込み発生回
路18は、上記出力する割り込み信号intを、システ
ムバスAを介して接続しているプロセッサ(CPU)の
特性に応じて、“1”または“0”のいずれかの信号レ
ベルをイネーブル信号として出力する。
システムバスAの不図示の割込信号線に割り込み信号i
ntを出力する割り込み発生回路18を新たに付け加え
る。この割り込み発生回路18には、演算器13から状
変値バッファ15に出力される状態変化信号sdが途中
から分岐して入力される。割り込み発生回路18は、こ
の入力される状態変化信号sdが新データの状態変化を
示す例えば“1”のとき、割り込み信号intをシステ
ムバスAの割込信号線に出力する。上記割り込み発生回
路18は、上記出力する割り込み信号intを、システ
ムバスAを介して接続しているプロセッサ(CPU)の
特性に応じて、“1”または“0”のいずれかの信号レ
ベルをイネーブル信号として出力する。
【0049】したがって、この第2実施例では、書き込
まれる新データに状態変化があった場合のみ、上記割り
込み信号intに基づいて、上記状態変化のあった場合
の処理を行うようにできるので、より高速な処理が実現
される。
まれる新データに状態変化があった場合のみ、上記割り
込み信号intに基づいて、上記状態変化のあった場合
の処理を行うようにできるので、より高速な処理が実現
される。
【0050】次に、図6に、第3の実施例の状態変化検
知記録回路の構成ブロック図を示す。同図に示す第3実
施例においても、図3に示す第1実施例と同一構成のブ
ロックには、第1実施例と同一の記号または番号を付与
して示す。
知記録回路の構成ブロック図を示す。同図に示す第3実
施例においても、図3に示す第1実施例と同一構成のブ
ロックには、第1実施例と同一の記号または番号を付与
して示す。
【0051】同図において、メモリ制御回路21は、図
3のメモリ制御回路11の構成に加えて、その内部に検
知用メモリ制御回路21aを備えている。この検知用メ
モリ制御回路21aは、演算器13から出力される状態
変化信号sdを監視しており、その状態変化信号sdに
基づいて、新データdtに状態変化がなかったと判別し
たとき、検知用メモリ12に新データdtを書き込まな
いようにメモリ制御回路21を制御する。
3のメモリ制御回路11の構成に加えて、その内部に検
知用メモリ制御回路21aを備えている。この検知用メ
モリ制御回路21aは、演算器13から出力される状態
変化信号sdを監視しており、その状態変化信号sdに
基づいて、新データdtに状態変化がなかったと判別し
たとき、検知用メモリ12に新データdtを書き込まな
いようにメモリ制御回路21を制御する。
【0052】上記メモリ制御回路21と、状変値用メモ
リ14間には、状変値用メモリ制御回路23を設ける。
状変値用メモリ制御回路23は、メモリ制御回路21の
制御のもとに、状態変化信号sdを監視し、新データd
tに状態変化があったと判別した場合にのみ、その状態
変化信号sd及び状態変化した新データdtのアドレス
adを、状変値用メモリ14に書き込むようにアドレス
セレクタ24及びアドレスバッファ25を制御する。
リ14間には、状変値用メモリ制御回路23を設ける。
状変値用メモリ制御回路23は、メモリ制御回路21の
制御のもとに、状態変化信号sdを監視し、新データd
tに状態変化があったと判別した場合にのみ、その状態
変化信号sd及び状態変化した新データdtのアドレス
adを、状変値用メモリ14に書き込むようにアドレス
セレクタ24及びアドレスバッファ25を制御する。
【0053】アドレスバッファ25は、状変値用メモリ
制御回路23による制御に基づいて、新データdtに状
態変化があったと判別されたとき、システムバスAのア
ドレス線上のアドレスadを、状変値用メモリ14のデ
ータ入力端子に出力する。
制御回路23による制御に基づいて、新データdtに状
態変化があったと判別されたとき、システムバスAのア
ドレス線上のアドレスadを、状変値用メモリ14のデ
ータ入力端子に出力する。
【0054】アドレスポインタ22は、状態変化した新
データdtの上記状態変化信号sdと上記アドレスバッ
ファ25から出力されるアドレスadとが、共に状変値
用メモリ14に書き込まれる都度、システムバスAを介
してCPUによりアクセスされてアドレス値Nをインク
リメントされ、そのインクリメントされたアドレス値N
+i(i=0、1、2、・・・)をアドレスセレクタ2
4に順次出力する。
データdtの上記状態変化信号sdと上記アドレスバッ
ファ25から出力されるアドレスadとが、共に状変値
用メモリ14に書き込まれる都度、システムバスAを介
してCPUによりアクセスされてアドレス値Nをインク
リメントされ、そのインクリメントされたアドレス値N
+i(i=0、1、2、・・・)をアドレスセレクタ2
4に順次出力する。
【0055】アドレスセレクタ24は、2つのアドレス
入力端子の、一方のアドレス入力端子はアドレスポイン
タ22を介してシステムバスAのアドレス線に接続し、
他方のアドレス入力端子は、システムバスAのアドレス
線に直接接続している。そして、アドレスセレクタ24
は、上記状変値用メモリ制御回路23の制御に基づい
て、上記新データdtに状態変化があったと判別された
とき、アドレスポインタ22から出力されるアドレスN
+iを選択して状変値用メモリ14に出力し、その他の
場合、例えば初期設定の場合等には、システムバスAの
アドレス線上のアドレスadを選択して状変値用メモリ
14に出力する。
入力端子の、一方のアドレス入力端子はアドレスポイン
タ22を介してシステムバスAのアドレス線に接続し、
他方のアドレス入力端子は、システムバスAのアドレス
線に直接接続している。そして、アドレスセレクタ24
は、上記状変値用メモリ制御回路23の制御に基づい
て、上記新データdtに状態変化があったと判別された
とき、アドレスポインタ22から出力されるアドレスN
+iを選択して状変値用メモリ14に出力し、その他の
場合、例えば初期設定の場合等には、システムバスAの
アドレス線上のアドレスadを選択して状変値用メモリ
14に出力する。
【0056】状変値用メモリ14は、初期設定時には、
データバッファ17を介して入力されるシステムバスA
のデータ線上の値が“0”のデータdtを、アドレスセ
レクタ24を介して入力されるシステムバスAのアドレ
ス線上のアドレスadに順次記憶し、上記初期設定の後
は、状変値バッファ15から入力される状変値sdと、
アドレスバッファ25から入力されるアドレスadと
を、アドレスセレクタ24を介してアドレスポインタ2
2から入力されるアドレスN+iに順次記憶する。
データバッファ17を介して入力されるシステムバスA
のデータ線上の値が“0”のデータdtを、アドレスセ
レクタ24を介して入力されるシステムバスAのアドレ
ス線上のアドレスadに順次記憶し、上記初期設定の後
は、状変値バッファ15から入力される状変値sdと、
アドレスバッファ25から入力されるアドレスadと
を、アドレスセレクタ24を介してアドレスポインタ2
2から入力されるアドレスN+iに順次記憶する。
【0057】その他の構成ブロックである検知用メモリ
12、データバッファ16、データバッファ17、演算
器13、状変値バッファ15等については、図3に示す
構成と同様である。
12、データバッファ16、データバッファ17、演算
器13、状変値バッファ15等については、図3に示す
構成と同様である。
【0058】図7は、上述した構成の第3実施例におい
て、新データdtが状態変化している場合の処理動作を
示すタイムチャートである。同図(a) 〜(g) は、図4に
示す第1実施例の(a) 〜(g) のタイムチャートと全く同
様であるので説明は省略する。
て、新データdtが状態変化している場合の処理動作を
示すタイムチャートである。同図(a) 〜(g) は、図4に
示す第1実施例の(a) 〜(g) のタイムチャートと全く同
様であるので説明は省略する。
【0059】図7の(h) はアドレスポインタ22が出力
するアドレス、(i) はメモリ制御回路21が出力するチ
ップセレクト信号cs2、(j) は同じくメモリ制御回路
21が出力する書込信号we2、及び(k) は状変値用メ
モリ14に書き込まれるデータである。また、(l) は状
変値用メモリ14の2つのライト期間であり、1番目の
ライト期間は同図(a) に示す検知用メモリ12の旧デー
タリード期間に対応し、2番目のライト期間は同図(a)
に示す検知用メモリ12の新データライト期間に対応す
る。
するアドレス、(i) はメモリ制御回路21が出力するチ
ップセレクト信号cs2、(j) は同じくメモリ制御回路
21が出力する書込信号we2、及び(k) は状変値用メ
モリ14に書き込まれるデータである。また、(l) は状
変値用メモリ14の2つのライト期間であり、1番目の
ライト期間は同図(a) に示す検知用メモリ12の旧デー
タリード期間に対応し、2番目のライト期間は同図(a)
に示す検知用メモリ12の新データライト期間に対応す
る。
【0060】上記(l) に示す状変値用メモリ14の1番
目のライト期間では、アドレスポインタ22はアドレス
Nを出力する(同図(h),(l) 参照)。その1番目のライ
ト期間の後半において、その1番目のライト期間終了ま
で、メモリ制御回路21は状変値用メモリ制御回路23
に出力しているチップセレクト信号cs2と書込信号w
e2を共に非イネーブル(“1”)からイネーブル
(“0”)に変化させる(同図(i),(j),(k) 参照)。
目のライト期間では、アドレスポインタ22はアドレス
Nを出力する(同図(h),(l) 参照)。その1番目のライ
ト期間の後半において、その1番目のライト期間終了ま
で、メモリ制御回路21は状変値用メモリ制御回路23
に出力しているチップセレクト信号cs2と書込信号w
e2を共に非イネーブル(“1”)からイネーブル
(“0”)に変化させる(同図(i),(j),(k) 参照)。
【0061】状変値用メモリ制御回路23は、これらイ
ネーブル(“0”)に変化したチップセレクト信号cs
2と書込信号we2を状変値用メモリ14に出力すると
ともに、演算器13から新データdtが状態変化してい
ることを示す状変値sdを入力されることにより、アド
レスセレクタ24を制御し、この制御に基づいてアドレ
スセレクタ24は、アドレスポインタ22から出力され
るアドレスNを選択して状変値用メモリ14に出力す
る。これにより、状変値用メモリ14のアドレスNに、
状変値バッファ15から出力される状変値sdが書き込
まれる(同図(h),(k) 参照)。
ネーブル(“0”)に変化したチップセレクト信号cs
2と書込信号we2を状変値用メモリ14に出力すると
ともに、演算器13から新データdtが状態変化してい
ることを示す状変値sdを入力されることにより、アド
レスセレクタ24を制御し、この制御に基づいてアドレ
スセレクタ24は、アドレスポインタ22から出力され
るアドレスNを選択して状変値用メモリ14に出力す
る。これにより、状変値用メモリ14のアドレスNに、
状変値バッファ15から出力される状変値sdが書き込
まれる(同図(h),(k) 参照)。
【0062】上記1番目のライト期間に続く2番目のラ
イト期間では、アドレスポインタ22のアドレスがイン
クリメントされて、アドレスポインタ22はアドレスN
+1を出力する(同図(h),(l) 参照)。その2番目のラ
イト期間後半において、メモリ制御回路21は、上記1
番目のライト期間終了でイネーブル(“0”)から非イ
ネーブル(“1”)に変化させた状変値用メモリ制御回
路23に出力しているチップセレクト信号cs2と書込
信号we2を、ふたたび非イネーブル(“1”)からイ
ネーブル(“0”)に変化させる(同図(i),(j),(k) 参
照)。
イト期間では、アドレスポインタ22のアドレスがイン
クリメントされて、アドレスポインタ22はアドレスN
+1を出力する(同図(h),(l) 参照)。その2番目のラ
イト期間後半において、メモリ制御回路21は、上記1
番目のライト期間終了でイネーブル(“0”)から非イ
ネーブル(“1”)に変化させた状変値用メモリ制御回
路23に出力しているチップセレクト信号cs2と書込
信号we2を、ふたたび非イネーブル(“1”)からイ
ネーブル(“0”)に変化させる(同図(i),(j),(k) 参
照)。
【0063】状変値用メモリ制御回路23は、ふたたび
イネーブル(“0”)に変化したチップセレクト信号c
s2と書込信号we2を状変値用メモリ14に出力する
と共に、演算器13から入力される上記状変値sdによ
り、アドレスバッファ25及びアドレスセレクタ24を
制御し、この制御に基づいて、アドレスバッファ25は
システムAのアドレス線から取り込んだアドレスadを
状変値用メモリ14に出力し、一方アドレスセレクタ2
4はアドレスポインタ22から出力されるアドレスN+
1を選択して状変値用メモリ14に出力する。これによ
り、状変値用メモリ14のアドレスN+1に、アドレス
バッファ25から出力されるアドレスadが書き込まれ
る(同図(h),(k) 参照)。
イネーブル(“0”)に変化したチップセレクト信号c
s2と書込信号we2を状変値用メモリ14に出力する
と共に、演算器13から入力される上記状変値sdによ
り、アドレスバッファ25及びアドレスセレクタ24を
制御し、この制御に基づいて、アドレスバッファ25は
システムAのアドレス線から取り込んだアドレスadを
状変値用メモリ14に出力し、一方アドレスセレクタ2
4はアドレスポインタ22から出力されるアドレスN+
1を選択して状変値用メモリ14に出力する。これによ
り、状変値用メモリ14のアドレスN+1に、アドレス
バッファ25から出力されるアドレスadが書き込まれ
る(同図(h),(k) 参照)。
【0064】上述した同図(k) に示す状変値用メモリ1
4へのデータ書き込みは、状態変化信号sdを先に、ア
ドレスadを後にする。これは、演算器13で比較演算
するために旧データd1を検知用メモリ12から読み出
す動作を処理の前半で終了させ、続けて処理の後半で新
データの書き込み動作を完了させることにより、処理を
より高速化するためである。
4へのデータ書き込みは、状態変化信号sdを先に、ア
ドレスadを後にする。これは、演算器13で比較演算
するために旧データd1を検知用メモリ12から読み出
す動作を処理の前半で終了させ、続けて処理の後半で新
データの書き込み動作を完了させることにより、処理を
より高速化するためである。
【0065】上記演算器13から出力される状変値sd
が新データの状態変化を示していない場合は、旧データ
と新データの値は同一であり、したがって検知用メモリ
12を書き換える必要はない。この場合、検知用メモリ
制御回路21aは、検知用メモリ12から旧データd1
を読み出す処理のみでメモリ制御回路21の動作を終了
させ、新データの書き込みは行わないようにメモリ制御
回路21を制御する。
が新データの状態変化を示していない場合は、旧データ
と新データの値は同一であり、したがって検知用メモリ
12を書き換える必要はない。この場合、検知用メモリ
制御回路21aは、検知用メモリ12から旧データd1
を読み出す処理のみでメモリ制御回路21の動作を終了
させ、新データの書き込みは行わないようにメモリ制御
回路21を制御する。
【0066】図8は、上記新データdtが状態変化して
いない場合の処理動作を示すタイムチャートである。同
図(b) 〜(j) に示す信号及びデータの名称は、図7に示
すタイムチャートの(b) 〜(j) に示す信号及びデータの
名称と全く同様である。
いない場合の処理動作を示すタイムチャートである。同
図(b) 〜(j) に示す信号及びデータの名称は、図7に示
すタイムチャートの(b) 〜(j) に示す信号及びデータの
名称と全く同様である。
【0067】同図(a) 〜(g) においては、図6の演算器
13から出力される状変値sdが新データdtの状態変
化を示していない場合であるため、検知用メモリ制御回
路21aの制御により、図4(a) 又は図7(a) に示す検
知用メモリ12の新データライト期間が除去されてい
る。また、図8(h) 〜(j) に示すように、アドレスポイ
ンタ22は、アドレスをインクリメントされないため、
同一アドレスNを出力したままであり、また、メモリ制
御回路21から出力されるチップセレックト信号cs2
及び書込信号we2は非イネーブル(“1”)のまま維
持されている。
13から出力される状変値sdが新データdtの状態変
化を示していない場合であるため、検知用メモリ制御回
路21aの制御により、図4(a) 又は図7(a) に示す検
知用メモリ12の新データライト期間が除去されてい
る。また、図8(h) 〜(j) に示すように、アドレスポイ
ンタ22は、アドレスをインクリメントされないため、
同一アドレスNを出力したままであり、また、メモリ制
御回路21から出力されるチップセレックト信号cs2
及び書込信号we2は非イネーブル(“1”)のまま維
持されている。
【0068】このように、第3実施例では、新データd
tに状態変化があったときのみ、その状変値sdと、そ
の新データdtが検知用メモリ12に書き込まれるべき
アドレスadとを状変値用メモリ14に書き込んで記録
できる。さらに、状態変化をしていない新データの書き
込みをしないため、その分、処理速度が一層高速化され
る。
tに状態変化があったときのみ、その状変値sdと、そ
の新データdtが検知用メモリ12に書き込まれるべき
アドレスadとを状変値用メモリ14に書き込んで記録
できる。さらに、状態変化をしていない新データの書き
込みをしないため、その分、処理速度が一層高速化され
る。
【0069】
【発明の効果】本発明によれば、状態変化の検知対象と
なる新データをデータメモリに書き込むだけで、状態変
化の検知結果が記録手段に記録されるので、状態変化の
検知処理を高速に行うことができようになる。
なる新データをデータメモリに書き込むだけで、状態変
化の検知結果が記録手段に記録されるので、状態変化の
検知処理を高速に行うことができようになる。
【0070】また、新データと旧データとの排他的論理
和を新データに対する状態変化値とすることができるの
で、新データに状態変化があったか否かの判別ができる
と共に、新データと上記状態変化値とから、容易に旧デ
ータの復元ができるため、旧データの退避用メモリを備
えることなく、新データの状態がどのように変化したか
を容易に判別することができる。
和を新データに対する状態変化値とすることができるの
で、新データに状態変化があったか否かの判別ができる
と共に、新データと上記状態変化値とから、容易に旧デ
ータの復元ができるため、旧データの退避用メモリを備
えることなく、新データの状態がどのように変化したか
を容易に判別することができる。
【0071】また、新データをデータメモリに書き込む
だけで、状態変化のあった新データのアドレスとその状
態変化値とが自動的に記録手段により記録されるため、
新データの書き込みをDMA等の高速なハードウエアを
用いて行うことができるので、新データをDMA転送後
に、記録手段により記録された状態変化値とその状態変
化した新データが格納されたアドレスとを読み出すこと
により、状態変化したデータのみについての処理を行う
ようにでき、状態変化検知処理を、より高速に行うこと
ができるようになる。
だけで、状態変化のあった新データのアドレスとその状
態変化値とが自動的に記録手段により記録されるため、
新データの書き込みをDMA等の高速なハードウエアを
用いて行うことができるので、新データをDMA転送後
に、記録手段により記録された状態変化値とその状態変
化した新データが格納されたアドレスとを読み出すこと
により、状態変化したデータのみについての処理を行う
ようにでき、状態変化検知処理を、より高速に行うこと
ができるようになる。
【0072】また、データメモリに新データを書き込む
際、状態変化のなかった新データをデータメモリに書き
込まないようにできるため、状態変化のなかった新デー
タに対する状態変化検知処理が従来よりも短縮され、し
たがって、状態変化検知処理を、より高速に行うことが
できるようになる。
際、状態変化のなかった新データをデータメモリに書き
込まないようにできるため、状態変化のなかった新デー
タに対する状態変化検知処理が従来よりも短縮され、し
たがって、状態変化検知処理を、より高速に行うことが
できるようになる。
【0073】また、データメモリに新データを書き込む
際、新データに状態変化があったとき状態変化があった
ことを外部に通知できるので、システムは状態変化があ
ったことの通知があった新データについてのみ状態変化
があった場合の処理を行えばよく、したがって、状態変
化検知処理を、より高速に行うことができるようにな
る。
際、新データに状態変化があったとき状態変化があった
ことを外部に通知できるので、システムは状態変化があ
ったことの通知があった新データについてのみ状態変化
があった場合の処理を行えばよく、したがって、状態変
化検知処理を、より高速に行うことができるようにな
る。
【図1】本発明のブロック図(その1)である。
【図2】本発明のブロック図(その2)である。
【図3】第1実施例の状態変化検知記録回路の構成ブロ
ック図である。
ック図である。
【図4】(a),(b),(c),(d),(e),(f),(g),(h),(i),(j),
(k) は第1実施例のデータ書き込みの処理動作を説明す
るタイムチャートである。
(k) は第1実施例のデータ書き込みの処理動作を説明す
るタイムチャートである。
【図5】第2実施例の状態変化検知記録回路の構成ブロ
ック図である。
ック図である。
【図6】第3実施例の状態変化検知記録回路の構成ブロ
ック図である。
ック図である。
【図7】(a),(b),(c),(d),(e),(f),(g),(h),(i),(j),
(k),(l) は第3実施例の新データが状態変化していた場
合の処理動作を示すタイムチャート(その1)である。
(k),(l) は第3実施例の新データが状態変化していた場
合の処理動作を示すタイムチャート(その1)である。
【図8】(a),(b),(c),(d),(e),(f),(g),(h),(i),(j) は
第3実施例の新データが状態変化していなかった場合の
処理動作を示すタイムチャート(その2)である。
第3実施例の新データが状態変化していなかった場合の
処理動作を示すタイムチャート(その2)である。
1 データメモリ 2 読出手段 3 作成手段 4 記録手段 5 書込手段 6 通知手段
Claims (5)
- 【請求項1】 状態変化の検知対象となるデータを格納
するデータメモリ(1)と、 該データメモリ(1)に新データが書き込まれる前に、
前記データメモリ(1)の前記新データが書き込まれる
アドレスから旧データを読み出す読出手段(2)と、 該読出手段(2)により前記データメモリ(1)から読
み出された前記旧データと前記データメモリ(1)に書
き込まれるべき前記新データとの間の状態変化の情報を
作成する作成手段(3)と、 該作成手段(3)により作成される前記新データと前記
旧データ間の状態変化の情報を記録する記録手段(4)
と、 前記データメモリ(1)から前記旧データが読み出され
た後、前記データメモリ(1)に前記新データを書き込
む書込手段(5)と、 を有することを特徴とする状態変化検知記録回路。 - 【請求項2】 前記作成手段(3)は、前記新データと
前記旧データとの排他的論理和の演算をなし、その演算
結果を前記新データと前記旧データ間の状態変化の情報
として出力することを特徴とする請求項1記載の状態変
化検知記録回路。 - 【請求項3】 前記書込手段(5)は、前記新データと
前記旧データ間に状態変化があったとき前記新データを
前記データメモリ(1)に書き込み、一方、前記新デー
タと前記旧データ間に状態変化がないときは前記新デー
タを前記データメモリ(1)に書き込む処理を行わない
ことを特徴とする請求項1または2記載の状態変化検知
記録回路。 - 【請求項4】 前記記録手段(4)は、前記新データと
前記旧データ間の状態変化の情報と共に、前記新データ
が書き込まれる前記データメモリ(1)のアドレスの情
報を出力する出力手段(6)を備えて、前記新データと
前記旧データ間に状態変化があったとき、前記新データ
が前記旧データからどのように変化したかの情報と前記
新データが書き込まれる前記データメモリ(1)のアド
レスとを記録することを特徴とする請求項1、2または
3記載の状態変化検知記録回路。 - 【請求項5】 前記新データと前記旧データ間に状態変
化があったとき状態変化があったことを外部に通知する
通知手段(6)をさらに備えたことを特徴とする請求項
1、2、3または4記載の状態変化検知記録回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4347875A JPH06202715A (ja) | 1992-12-28 | 1992-12-28 | 状態変化検知記録回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4347875A JPH06202715A (ja) | 1992-12-28 | 1992-12-28 | 状態変化検知記録回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06202715A true JPH06202715A (ja) | 1994-07-22 |
Family
ID=18393193
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4347875A Pending JPH06202715A (ja) | 1992-12-28 | 1992-12-28 | 状態変化検知記録回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06202715A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH086611A (ja) * | 1994-06-20 | 1996-01-12 | Nissan Motor Co Ltd | シーケンスの高速演算方法及びその方法を使用したシーケンス制御装置 |
KR100575916B1 (ko) * | 2000-12-20 | 2006-05-02 | 세이코 엡슨 가부시키가이샤 | 단말 장치의 송신 제어 장치 및 그 송신 제어 방법 |
US7596286B2 (en) | 2003-08-06 | 2009-09-29 | Sony Corporation | Image processing apparatus, image processing system, imaging apparatus and image processing method |
CN107894764A (zh) * | 2017-12-21 | 2018-04-10 | 重庆金鑫科技产业发展有限公司 | 一种数据检测设备 |
-
1992
- 1992-12-28 JP JP4347875A patent/JPH06202715A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH086611A (ja) * | 1994-06-20 | 1996-01-12 | Nissan Motor Co Ltd | シーケンスの高速演算方法及びその方法を使用したシーケンス制御装置 |
KR100575916B1 (ko) * | 2000-12-20 | 2006-05-02 | 세이코 엡슨 가부시키가이샤 | 단말 장치의 송신 제어 장치 및 그 송신 제어 방법 |
US7596286B2 (en) | 2003-08-06 | 2009-09-29 | Sony Corporation | Image processing apparatus, image processing system, imaging apparatus and image processing method |
US7630584B2 (en) | 2003-08-06 | 2009-12-08 | Sony Corporation | Image processing apparatus, image processing system, imaging apparatus and image processing method |
CN107894764A (zh) * | 2017-12-21 | 2018-04-10 | 重庆金鑫科技产业发展有限公司 | 一种数据检测设备 |
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