SU1591193A1 - Converter of adaptive delta-modulated signal - Google Patents

Description

Изобретение относится к вычислительной технике и технике связи. Его использование в системах передачи информации позволяет повысить точность преобразователя, содержащего адаптивный дельта-декодер 1, кодер 2 Импульсно-кодовой модуляции (ИКМ), декодер 3 ИКМ, блок 5 сравнения, сумматор 6 шага квантования, вычислитель 7 шага квантования и блок 8 коммутации. Благодаря введению элемента 4 задержки и соответствующим соединениям в преобразователе осуществляется коррекция выходного ИКМ-сигнала при наличии ошибки преобразования, выходящей за ' пределы одного шага квантования дельта-кодера. 4 ил '. . с

СЛ

со

со

со

Фиг.1

3

1591193

Изобретение относится к вычислительной технике и технике связи и может быть использовано в системах передачи информации с последовательными преобразованиями импульсно-кодовая модуляция (ИКМ) - адаптивная дельта-модуляция (АДМ) - ИКМ.

Цель изобретения - повышение точности преобразователя. зд

На фиг. 1 приведена блок-схема преобразователя; на фиг. 2 - блок сравнения; на Фиг. 3 - сумматор и вычитатель шага квантования; на фиг.4 блок коммутации. 15

Преобразователь сигналов с АДМ в ИКМ-сигналы содержит адаптивный дельта-декодер 1, кодер 2 ИКМ, декодер

З.ИКМ, элемент 4 задержки, блок 5 сравнения, сумматор 6 шага квантова- 20 ния, вычитатель 7 шага квантования и блок 8 коммутации.

Адаптивный дельта-декодер 1 может быть выполнен в соответствии с алгоритмом Грифкиса и Рименса. Элемент 4 25

задержки выполняется на ϋ-триггере с синхронизацией его тактовой частотой дельта-декодера 1.

Блок- 5 сравнения (фиг.2) содержит первый - третий компараторы 9 - 11 и зд мультиплексор 12. Сумматор 6 шага квантования (фиг. 3) выполнен на сумматорах 13, элементах ИЛИ-НЕ 14 и элемента ИЛИ 15. Вычитатель 7 шага квантования (фиг. 3) выполнен на сумматорах 16, элементах И-НЕ 17 и элементах И 18,. Блок 8 коммутации включает в себя первый - третий регистры 19-21 сдвига, триггер 22 и мультиплексор 23. Кодер 2 и декодер 3 ИКМ зд могут быть такими же, как в аппаратуре ИКМ-30.

Преобразователь работает следующим образом.

Дельта-модулированный сигнал поступает из канала связи на дельта-декодер 1, на выходе которого образуется ступенчатое апро.ксимирующее напряжение!, которое действует на кодер 2 ИКМ, элемент 4 задержки и блок 5 сравнения. С выходов кодера 2 сигнал поступает на сумматор 6, вычитатель 7, блок 8 и декодер 3 ИКМ, который декодирует ИКМ-сигнал и подает его на.

блок 5 сравнения. С помощью элемента , 55

4 задержки осуществляется .задержка ступенчатого аппроксимирующего напряжения на один тактовый интервал ί дельта-декодера 1, что позволяет одновременно подавать на первый и второй входы блока 5 две соседние "ступеньки", т.е. два различающихся между собой на один шаг квантования дель та-кодера уровня аппроксимирующего напряжения. Текущее значение уровня поступает на инверсный вход компаратора 9, а задержанное значение - на его прямой вход.

Сравнение двух соседних уровней аппроксимирующего напряжения с помощью компаратора 9 проводится с целью их ранжировки с тактовой частотой дельта-декодера 1, поступающей на стробирующий вход компаратора 9. Пусть, например, уровень напряжения, поступающего на прямой вход компаратора 9, меньше уровня, поступающего на его инверсный вход. Тогда на адресный вход А мультиплексора 12 подается уровень логического "0" с прямого выхода компаратора 9, а на вход В мультиплексора 12 - уровень логической."!" с инверсного выхода компаратора 9. В этом случае к выходу 1Е мультиплексора 12, а следовательно, и к инверсному входу компаратора 10 коммутируется вход 1.Б2, а к выходу 2Р, который соединен с прямым входом компаратора 11, - вход 2.02 мультиплексора 12.

Таким образом, на инверсный вход компаратора 10 всегда поступает больший уровень напряжения, который является верхней точкой отсчета (ВТО), а на прямой вход компаратора 11 - напряжение нижней точки отсчета (НТО). Если напряжение сигнала с выхода декодера 3 ИКМ, которое поступает на прямой и инверсный входы соответственно компараторов 10 и 11, не выходит за пределы интервала, ограниченного ВТО и НТО, то с выходов компараторов 10 и 11 уровни логических "0" поступают на адресные входы мультиплексора 23 блока 8 коммутации, обеспечивая проключение на выход преобразователя сигнала непосредственно с выхода кодера 2 ИКМ. Если напряжение сигнала с выхода декодера 3 ИКМ превышает, напряжение ВТО, на выходе компаратора 10 появляется уровень' логической "1", что обеспечивает коммутацию выхода 1Е мультиплексора 23 блока 8 с выходом вычитателя 7Если же напряжение сигнала с выхода деко-г дера 3 ИКМ меньше, чем напряжение НТО на выходе компаратора 11 появляется

1591193

6

уровень логической "1" (на выходе компаратора 10 - логический "0" и на выход преобразователя поступает сигнал с сумматора 6. Сравнение напряжения сигнала, поступающего от декодера 3 ИКМ, с напряжением ВТО и НТО проводится с частотой дискретизации кодера ИКМ.

Рассмотрим работу сумматора 6 зд

(фиг. 2). Разряды ИКМ-сигнала в параллельном коде поступают, за исключением знакового разряда, с выхода кодера 2 ИКМ на два четырехразрядных^; сумматора 13.1 и 13.2, причем подача +Е на вход А| эквивалентна добавлению "1" к младшему разряду кода сигнала 8, поступающего не вход В$ сумматора 13.1. Если во всех семи разрядах ИКМ-сигнала, поступающих на сум- 20 маторы 13, присутствуем "1", что соответствует максимальному по величине входному сигналу, добавление "1" к младшему разряду приводит к обнулению всех выходных разрядов сумматоров 13. 25

При приеме такого сигнала вместо максимума значения отсчета сигнала после декодирования получают минимальный отсчет. Для предотвращения такого вида искажений в схему вводятся эле- 30 менты ИЛИ 15 и ИЛИ-НЕ'14. Присутствие четырех элементов ИЛИ НЕ 14 в этой группе обусловливается необходимостью инверсии четных разрядов с целью уменьшения вероятности появления 35 в передаваемом по линии ИКМ-сигнале длинных последовательностей нулевых посылок. На один из входов всех элементов 14 и 15 подается уровень напряжения с выхода 84 второго суммато- 40 ра 13.2. Когда входной сигнал не.достигает своего максимального значения, на выходе 84 этого сумматора 13.2 присутствует уровень логического "О" и выходные разряды суммато-. 45 ров 13 проходят через элементы 14 и 15 без изменений, за исключением инверсии четных разрядов. В экстремальном случае, когда во всех входных, для блока 6, разрядах, за исклю- 50 чением знакового, появляются "0", появившаяся "1" на выходе 84 сумматора 13.2 за счет переноса восстановит на выходах элементов 14 и 15 код, соответствующий максимальному значению 55 входного отсчета сигнала.

Реализация процесса уменьшения ИКМ-сивнала, формируемого кодером 2 ИКМ, на один шаг квантования осуществляется в вычитателе 7 на сумматорах 16 путем сложения уменьшаемого с вычитаемым, взятым в дополнительном коде, а также добавлением "1" в разряде переноса Р_е сумматора 16.1. Дополнительным кодом вычитаемого 0000001 является код 1111110, который формируется на входах А сумматора 16 путем соединения входа А^ сумматора 16.1 с корпусом, что эквивалентно подаче уровня логического "О",, а остальных входов А и входа Р_о сумматора 16.1 - к+Е_п, что эквивалентно подаче "0". Входы А₄ и В₄ сумматора 16.2 не используются в процессе и поэтому соединены с корпусом. Если все семь разрядов ИКМ-сигнала, поступающих на Еычитатель 7, равны "0", что соответствует минимальному по величине сигналу, .то процесс вычитания приводит к появлению на выходе вычитателя 7 кода, соответствукяцего максимальному значению входного сигнала.

Введение в схему вычитателя элементов И-НЕ 1.7 и И 18 устраняет описанный эффект следующим образом. При появлении на выходах 84-84 обоих сумматоров 16 логических "1" на выходе элемента И-НЕ 17.5 появляется "0^ί;, который фортрует на выходах элементов 17 и 18 код, соответствующий минимальному значению входного сигнале, Наличие в четных разрядах элементов И-НЕ 17 обусловлено той же причиной, что и для сумматора 6. Далее ИКМ-сигналы с выходов кодера 2 НКМ, сумма- . тора 6 и вычитателя 7 поступают г, блок 8 коммутации предназначенного для преобразования параллельного кода в последовательный и коммутации сигналов на выход преобразователя в зависимости от управляющих сигналов, поступающих от блока 5. ИКМ-сигнал в параллельном коде с выходов сумматора 6 поступает на входы Ώ1-Π8 регистра 19, с выходов вычитателя 7 на входы Ώ1-Β8 регистра 21 и непосредственно с выходов кодера 2 - на входы Ώ 1-1)8 регистра 20. Переключение режимов работы регистров 19-21 осуществляется Т-триггером 22, для чего выход Т-триггера 22 соединен с входами 3₄ всех регистров 19-21. Режим параллельного ввода информации в регистры 1921 устанавливается подачей ” 1 ” . с выхода Т-триггера 22 на их входы 8-, .

С приходом следующего синхроимпульса

на вход С триггера 22 появившийся "0"

7

1591193

8

на его выходе переводит регистры .19 21 в последовательный режим и под воздействием синхроимпульсов, поступающих на входа С всех регистров 1921, на их выходах бит за битом по·* является ранее записанная информация. Затем цикл повторяется. Первоначально установка "1" на выходе триггера

22 происходит путем подачи уровня логического "О" на его вход 3. При поступлении на адресные входа мультиплексора 23 сигналов логического нуля на его выход подключается выход регистра 20. Комбинация 10, воздействующая соответственно на входа А

и В мультиплексора 23, приводит к появлению на его выходе сигналов с выхода р» регистра 21. Коммутация выхода 0β регистра 19, на выход преобразователя проводится при поступлении на входы А и В мультиплексора 23 комбинации 01.

Таким образом, при наличии ошибки преобразования, выходящей эа пределы одного шага квантования дельта-кодера, осуществляется коррекция выходного ИКМ-сигнала. Применение пребразователя-в автоматизированных цифровых сетях связи позволяет осуществлять многократные последовательные преобразования ИКМ АДМ - ИКМ без накопления искажений. Устройство может быть реализовано и программным способом.

The invention relates to computing and communication technology. Its use in information transmission systems improves the accuracy of the converter containing adaptive delta decoder 1, pulse-modulation encoder 2 (PCM), PCM decoder 3, comparison unit 5, quantization step accumulator 6, quantization step calculator 7 and switching unit 8. Due to the introduction of the delay element 4 and the corresponding connections in the converter, the output PCM signal is corrected when there is a conversion error beyond the limits of one quantization step of the delta coder. 4 or '. . with

SL

with

with

with

1

3

1591193

The invention relates to computing and communication technology and can be used in information transmission systems with successive transformations of pulse code modulation (PCM) - adaptive delta modulation (ADM) - PCM.

The purpose of the invention is to improve the accuracy of the converter. here

FIG. 1 shows a block diagram of a converter; in fig. 2 - comparison unit; in FIG. 3 - adder and subtractor of the quantization step; Fig.4 switching unit. 15

The ADM to PCM signal converter contains an adaptive delta decoder 1, a PCM encoder 2, a decoder

Z.KM, element 4 delay, comparison unit 5, adder 6 quantization steps 20, subtractor 7 steps quantization and unit 8 switching.

Adaptive delta decoder 1 can be performed in accordance with the algorithm of Griffis and Riemens. Element 4 25

delays are performed on the три-trigger with synchronization by its clock frequency of the delta decoder 1.

Block 5 comparison (Fig.2) contains the first - the third Comparators 9 - 11 and the rear multiplexer 12. The adder 6 quantization steps (Fig. 3) performed on adders 13, the elements OR NOT 14 and the element OR 15. The subtractor 7 quantization steps (Fig. 3) is made on adders 16, AND-NOT elements 17 and And elements 18 ,. Switching unit 8 includes the first - third shift registers 19-21, trigger 22 and multiplexer 23. Encoder 2 and PCM decoder 3 can be the same as in PCM-30 equipment.

The Converter operates as follows.

The delta-modulated signal is fed from the communication channel to the delta decoder 1, the output of which produces a stepped apro.aximizing voltage !, which acts on the PCM encoder 2, delay element 4 and comparison unit 5. From the outputs of the encoder 2, the signal goes to the adder 6, the subtractor 7, the block 8 and the PCM decoder 3, which decodes the PCM signal and feeds it to.

block 5 comparison. Using item 55

4 delays are carried out. The delay of the stepwise approximating voltage for one clock interval ί of the delta decoder 1, which allows simultaneously supplying two adjacent "steps" to the first and second inputs of block 5, i.e. two levels of approximating voltage, differing from each other by one quantization of the del ta-coder. The current value of the level arrives at the inverted input of the comparator 9, and the delayed value at its direct input.

Comparison of two adjacent levels of approximating voltage with the help of comparator 9 is carried out with the purpose of their ranking with the clock frequency of the delta decoder 1 fed to the gate input of the comparator 9. Let, for example, the voltage level supplied to the direct input of the comparator 9 be less than the level supplied to it inverse input. Then the logical level "0" from the direct output of the comparator 9 is fed to the address input A of the multiplexer 12, and the logic level is fed to the input To the multiplexer 12. "!" from the inverse output of the comparator 9. In this case, input 1.B2 is switched to the output 1E of the multiplexer 12 and, consequently, to the inverse of the input of the comparator 10, and to the output of the 2P, which is connected to the direct input of the comparator 11, the input 2.02 of the multiplexer 12.

Thus, the inverter input of the comparator 10 always receives a higher voltage level, which is the upper reference point (WTO), and the direct input of the comparator 11 is the voltage of the lower reference point (STE). If the signal voltage from the output of the PCM decoder 3, which goes to the direct and inverse inputs, respectively, of the Comparators 10 and 11, does not go beyond the interval limited by the VTO and the NTO, then from the outputs of the Comparators 10 and 11, the logical levels "0" are sent to the address inputs of the multiplexer 23 switching unit 8, providing the output of the signal converter directly from the output of PCM encoder 2 to the output. If the signal voltage from the output of the PCM decoder 3 exceeds the WTO voltage, the output of the comparator 10 appears to be a logical 1 level, which switches the output 1E of the multiplexer 23 of block 8 to the output of the subtractor 7 If the signal from the output of the decoder 3 PCM is less than the voltage of the NTO at the output of the comparator 11 appears

1591193

6

logical level "1" (at the output of comparator 10 - logical "0" and the output of the converter receives a signal from adder 6. Comparison of the voltage of the signal coming from the PCM decoder 3 with the BTO and NTO voltage is performed at the PCM encoder frequency.

Consider the work of the adder 6 long

(Fig. 2). The discharges of the PCM signal in the parallel code come, with the exception of the sign bit, from the output of the PCM encoder 2 to two four-digit ones ^; adder 13.1 and 13.2, with the supply + E to the input A | is equivalent to adding "1" to the lower order code of the signal 8, which does not arrive at the input B $ of the adder 13.1. If all seven bits of the PCM signal arriving at the sum of 20 matrices 13 are “1”, which corresponds to the maximum input signal, then adding “1” to the low-order bit will reset all output bits of adders 13. 25

When receiving such a signal instead of the maximum value of the signal after decoding get the minimum count. To prevent this kind of distortion, the elements 30 or 15 and or not 14 are introduced into the scheme. The presence of four elements OR NOT 14 in this group is due to the necessity of inverting even digits in order to reduce the likelihood of 35 occurring in a long zero-parcel sequence transmitted via the PCM signal. One of the inputs of all elements 14 and 15 is supplied with the voltage level from the output 84 of the second totalizer 40 13.2. When the input signal does not reach its maximum value, at the output 84 of this adder 13.2 there is a logical "O" level and output bits of the total-. 45 ditch 13 pass through elements 14 and 15 without changes, except for the inversion of even digits. In the extreme case, when in all inputs, for block 6, digits, except for the sign bit, "0" appear, appeared "1" at the output 84 of the adder 13.2 due to the transfer, at the outputs of elements 14 and 15, the code corresponding to the maximum value 55 of the input reference signal.

The implementation process of reducing PCM sivnala generated PCM encoder 2, one quantization step is carried out in the subtracter 7 to the adder 16 by adding the minuend with the subtrahend taken in twos, and the addition of "1" in the transfer of discharge P _e adder 16.1. The additional code of the deductible 0000001 is the code 1111110, which is formed at the inputs A of the adder 16 by connecting the input А ^ of the adder 16.1 to the body, which is equivalent to supplying the logic level "O", and the remaining inputs A and the input P _{о of the} adder 16.1 - к + Е _п which is equivalent to filing "0". Inputs A ₄ and B _{4 of the} adder 16.2 are not used in the process and therefore are connected to the housing. If all seven PCM bits arriving at Emitter 7 are equal to "0", which corresponds to the minimum signal, the subtraction process leads to the output of the subtractor 7 code corresponding to the maximum value of the input signal.

Introduction to the circuit of the subtractor of the elements AND-NOT 1.7 and 18 eliminates the described effect as follows. When both adders 16 logical "1" appear at the outputs 84-84, the output of the NE-NOT 17.5 element appears "0 ^ί; and the code corresponding to the minimum value of the input signal appears at the outputs of the 17 and 18 elements. NOT 17 is due to the same reason as for adder 6. Next, the PCM signals from the outputs of the NCM encoder 2, the sum of the torus 6 and the subtractor 7 are received r, the switching unit 8 of the parallel code intended for converting the parallel code and switching signals at the converter output depending on control The incoming signals from block 5. The PCM signal in parallel code from outputs of adder 6 is fed to inputs Ώ1-Π8 of register 19, from outputs of subtractor 7 to inputs чит1-вход8 of register 21 and directly from outputs of encoder 2 to inputs с 1- 1) 8 registers 20. Switching the operating modes of registers 19-21 is carried out by T-flip-flop 22, for which the output of T-flip-flop 22 is connected to inputs 3 _{4 of} all registers 19-21. The mode of parallel input of information into registers 1921 is set with the feed ”1”. from the output of the T-flip-flop 22 to their inputs 8-,.

With the arrival of the next clock pulse

at the entrance with the trigger 22 appeared "0"

7

1591193

eight

at its output it registers the .19 21 registers into a sequential mode and under the influence of the clock pulses arriving at the input C of all the registers 1921, at their outputs bit by bit the · · * is the previously recorded information. Then the cycle repeats. Initially setting "1" at the trigger output

22 occurs by applying a logical "O" level to its input 3. When a logical zero signal arrives at the address inputs of the multiplexer 23, a register 20 output is connected to its output. Combination 10 acts accordingly on input A

and B of the multiplexer 23, leads to the appearance at its output of signals from the output p »of the register 21. The switching of the output 0β of the register 19, to the output of the converter is carried out when the combination 01 arrives at inputs A and B of the multiplexer 23

Thus, if there is a conversion error that goes beyond the limits of a single quantization step of the delta coder, the output PCM signal is corrected. The use of a transformer in automated digital communication networks allows for multiple successive transformations of PCM ADM - PCM without accumulation of distortions. The device can be implemented in software.

Claims (1)

Формула изобретенияClaim .Преобразователь сигналов с. адаптивной дельта-модуляцией 'в импульснокодомодулированные сигналы, содержащий адаптивный дельта-декодер, вход которого является входом преобразователя, кодер импульсно-кодовой модуляции, выходы которого непосредственно через сумматор шага квантования и через вычитатель шага квантования подключены соответственно к первым - третьим информационным входам блока коммутации, декодер импульсно^кодовой модуляции, блок сравнения, выходы которого соединены с управляющими входами блока коммутации, выход которого является выходом преобразователя, отлич ающийся тем, что, с целью повышения точности преобразователя, в него введен элемент задержки, выход адаптивного дельтадекодера подключен к входу кодера импульсно-кодовой модуляции, первому я входу блока.сравнения и входу элемента задержки, выход которого соединен с вторым входом блока сравнения, входа и выход декодера импульсно-кодовой модуляции подключены соответственно к выходам кодера импульсно-кодовой модуляции и к третьему входу блока сравнения.Signal converter with. adaptive delta modulation in pulse-modulated signals containing an adaptive delta decoder whose input is the converter input, a pulse-code modulation encoder whose outputs directly through the quantization step adder and through the quantizer step subtractor are connected respectively to the first to third information inputs of the switching unit, decoder pulsed ^ code modulation, a comparator, the outputs of which are connected to the control inputs of the switching unit, the output of which is the output conversion In order to improve the accuracy of the converter, a delay element is inserted into it, the output of the adaptive delta-decoder is connected to the encoder input of pulse-code modulation, the first I input of the block and the input of the delay element whose output is connected to the second input of the block comparison, the input and output decoder pulse code modulation connected respectively to the outputs of the encoder pulse code modulation and to the third input of the comparison unit. 15911931591193 А Ъ % уA b% y ВЧHF 5П5P 13.113.1 Ро Ro $п $ n 4 Ь four B £ь £ b Ί² &2Ί ² & 2 13.2 13.2 Ъ B Аз Az Зг, 3g & & ^ύ4 ^ύ 4 ·ίγ &ч · Ίγ & h Ρι Ρι 4four г g < ►ΙΗ <►ΙΗ 15.1 192' / 15.1 192 ' / ιΠ ιΠ 15.2" 14.3> 1 153 ~ ⁷ ,> 19915.2 "14.3> 1 153 ~ ⁷ ,> 199 1 Η 1 Η <►ο <►ο От 2'From 2 ' ·ό+£»· Ό + £ " Фиг.ЗFig.Z 15911931591193