SU1541602A1 - Device for computing vector modulus - Google Patents

Abstract

Изобретение относитс  к области вычислительной техники и может быть применено в средствах цифровой обработки сигналов с квадратурными составл ющими дл  вычислени  модул  сигнала в реальном времени. Целью изобретени   вл етс  повышение быстродействи . Устройство содержит первую 1 и вторую 2 схемы сравнени , первый 3 и второй 4 коммутаторы, первый 6 и второй 7 регистры, блок 5 коммутации аргументов многор дного кода, блок 8 преобразовани  многор дного кода, сумматор 9, входы первого 10 и второго 11 аргументов, выход 12 результатов. 2 з.п. ф-лы, 4 ил.The invention relates to the field of computing and can be applied in digital signal processing equipment with quadrature components for calculating a signal module in real time. The aim of the invention is to increase speed. The device contains the first 1 and second 2 comparison circuits, the first 3 and second 4 switches, the first 6 and second 7 registers, the block 5 of switching the arguments of the multi-code, the block 8 of the multi-code conversion, the adder 9, the inputs of the first 10 and the second 11 arguments, output 12 results. 2 hp f-ly, 4 ill.

Description

8eight

-V-V

12 12

Изобретение относитс  к вычислительной технике и может быть использовано в специализированных вычислител х ,The invention relates to computing and can be used in specialized computers,

Цель изобретени  - повышение быстродействи  .The purpose of the invention is to increase speed.

На фиг. 1 представлена функционална  схема устройства; на фиг. 2 - структурна  схема блока коммутации аргументов многор дного кода; на фиг. 3 - пример реализации блока преобразовани  многор дного кода дл  п ( п - разр дность аргумента); на фиг.4 - процесс преобразовани  мно- гор дного кода.FIG. 1 shows the functional scheme of the device; in fig. 2 is a block diagram of the switching unit of the arguments of the multi code; in fig. 3 is an example of implementation of a multi-code conversion unit for n (n is the width of the argument); 4 shows the process of converting a multi-code.

1 Устройство, содержит первую 1 и вторую 2 схемы сравнени , первый 3 и второй 4 коммутаторы, первый 6 и второй 7 регистры, блок 5 коммутации аргументов многор дного кода, блок 8 преобразовани  многор дного кода, сумматор 9, входы первого 10 и второго1 The device contains the first 1 and second 2 comparison circuits, the first 3 and second 4 switches, the first 6 and second 7 registers, the block 5 of switching the arguments of the multi-code, the block 8 of converting the multi-code, the adder 9, the inputs of the first 10 and the second

,11 аргументов и выход 12 результата., 11 arguments and output 12 results.

i Блок коммутации аргументов много- р дного кода содержит элемент НК 13,- элементы ШШ 14,145 соответственно с первого по п тый, группы элементов И 15,-15, соответственно с первой по четвертую, кажда  из которых содержит элементы 16,-16 группу элементов И-НЕ 17, состо щую из элементов И-НЕ 18,l 8n.i The switching unit of the arguments of a multi-code contains an element NK 13, - elements ШШ 14,145, respectively, from first to fifth, groups of elements And 15, -15, respectively, from first to fourth, each of which contains elements 16, -16 group of elements NAND 17, consisting of NAND 18 elements, l 8n.

- Преобразователь многор дного кода содержит сумматоры 1 У4 -1 92fh,) первой группы, сумматоры 20,-20П4.г второй группы и сумматоры 21,-21niM -треть- ей группы.- Multiple code converter contains adders 1 У4 -1 92fh,) of the first group, adders 20, -20P4. Of the second group and adders 21, -21niM - the third group.

Устройство функционирует следующим образом. The device operates as follows.

Устройство реализует аппроксимирующий алгоритмThe device implements an approximation algorithm.

4+3si/16 2S,- ;; 4 + 3si / 16 2S, - ;;

3L, /4+11 Si /16, 2S,L{ ; где ( 1С(Л , I Y,- 1 ) , (l X-l , 3L, / 4 + 11 Si / 16, 2S, L {; where (1C (L, I Y, - 1), (l X-l,

|a,-l).| a, -l).

На входы аргументов 10 и 11 и входы коммутаторов 3 и 4 поступают п- разр дные коды значени  I Х| и IY). Схема 1 сравнени  формирует сигнал 1 при |Х или О при jXU/Yl поступающий на управл ющий вход коммутаторов 3 и 4. В первом случае в регистры 6 и 7 принимаютс  соответственно коды 1x1 и lY l.The inputs of arguments 10 and 11 and the inputs of switches 3 and 4 receive n-bit codes of value I X | and IY). Comparison circuit 1 generates signal 1 at | X or O at jXU / Yl, arriving at the control input of switches 3 and 4. In the first case, registers 6 and 7 receive codes 1x1 and lY l, respectively.

Значени  L; и Ц,- поступают соответственно на первый и второй входы блока 5 коммутации аргументов многоL values; and C, - arrive respectively at the first and second inputs of the block 5 switching arguments a lot

5 five

0 0

5 Q 5 Q

5five

00

5five

00

5five

р дного кода. Схема 2 сравнени  формирует сигнал 1 при L( или О при- Lj ,- . В первом случае сигнал единичного уровн  с управл ющего входа блока 5 коммутации аргументов многор дного кода разрешает прохождение кода ti- на второй и третий выходы , и кода L (- на четвертый выход блока 5 коммутации аргументов многор дного кода.Row code. The comparison circuit 2 generates a signal 1 at L (or O when Lj, -. In the first case, the unit level signal from the control input of the argument switching unit 5 of the multi-channel code allows the passage of the ti code to the second and third outputs, and the L code (- on the fourth output of the block 5 switching the arguments of the multi code.

Во втором случае сигнал единичного уровн  с выхода элемента НЕ 13 разрешает прохождение кода S,- на первый, второй и третий выходы и кода LJ на четвертый и п тый выходы блока 5 коммутации аргументов многор дного кода.In the second case, the signal of the unit level from the output of the element NOT 13 allows the passage of the code S, - to the first, second and third outputs and the code LJ to the fourth and fifth outputs of the unit 5 for switching the arguments of the multi code.

Коммутаци  линий разр дов входа преобразовател  многор дного кода 8 .с входами его сумматоров обеспечивает формирование многор дной кодовой мат- трицы, состо щей из кодов , Sj/8, /16, L, и обратного кода L-/4.The switching of the input bit lines of the converter of the multi-code 8. With the inputs of its adders ensures the formation of the multi-code code matrix consisting of the codes Sj / 8, / 16, L, and the inverse L- / 4 code.

На фиг. 4 точками обозначены двоичные разр ды кодов соответствующего веса , кружками - разр ды, принимающие значение старшего разр да обратного кода Т-1,/4, знаком + - код коррекции (КК), служащий дл  образовани  дополг нительного кода из обратного L(4 - единица младшего разр да кода L-/4.. Рамки окружают разр ды, подаваемые на входы сумматоров. Номера шагов преобразовани  проставлены возле горизон- тальных линий, там же в скобках указано врем  преобразовани : Т5 - такт работы одноразр дного сумматора; Т (n+1)Tg - такт работы параллельного сумматора 9.FIG. 4 dots denote binary bits of codes of corresponding weight, circles — bits that take the value of the higher bit of the reverse code T-1, / 4, and the + sign indicates the correction code (QC) used to form the additional code from the reverse L (4 - the low-order unit of the L- / 4 code .. Frames surround the bits supplied to the inputs of the adders. The number of conversion steps is placed near the horizontal lines, the conversion time is also there: T5 is the tact of the single-digit adder; T (n +1) Tg is the clock of the parallel adder 9.

Claims (3)

1. Устройство дл  вычислени  модул  вектора, содержащее первую схему сравнени , два коммутатора и сумматор , причем вход первого аргумента соединен с входом первого операнда первой схемы сравнени  и с первыми информационными входами первого и второго коммутаторов, вход второго аргумента соединен с входом второго операнда первой схемы сравнени  и с вторыми информационными входами первого и второго коммутаторов, управл ющие входы к.оторых соединены с выходом схемы сравнени , выход сумматора  вл етс  выходом устройства, отличающеес  тем, что, с целью повышени  быстродействи ,1. A device for calculating a vector module comprising a first comparison circuit, two switches and an adder, the first argument input connected to the first operand input of the first comparison circuit and the first information input of the first and second switches, the second argument input connected to the input of the second operand of the first circuit comparison and with the second information inputs of the first and second switches, the control inputs to which are connected to the output of the comparison circuit, the output of the adder is the output of the device, characterized by m that, in order to increase speed, в него дополнительно введены блок коммутации аргументов многор дного кода, блок преобразовани  многор дного кода, втора  схема сравнени  и два регистра, причем выходы первого и второго коммутаторов соединены с информационными входами соответственно первого и второго регистров, выход первого регистра соединен с входом первого операнда второй схемы сравнени  и с первым информационным входом блока коммутации аргументов многор д- ного кода, выход второго регистра соединен с входом второго операнда второй схемы сравнени  и с вторым информационным входом блока коммутации аргументов многор дного кода, управл ющий вход которого соединен с выходом второй схемы сравнени  и выход группы блока коммутации аргументов многор дного кода соединен с информационными входами группы блока преобразовани  многор дн ого кода, первый и второй выходы которого соединены с входами перрого и второго слагаемыхIn addition, a multi-code argument switching unit, a multi-code conversion unit, a second comparison circuit and two registers are added, the outputs of the first and second switches are connected to the information inputs of the first and second registers, respectively, the output of the first register is connected to the input of the first operand of the second circuit the comparison and with the first information input of the switching unit of the arguments of the multid code, the output of the second register is connected to the input of the second operand of the second comparison scheme and with the second info The multi-code argument switching unit input, the control input of which is connected to the output of the second comparison circuit and the output of the multi-code code switching unit group is connected to the information inputs of the multi-source code conversion unit group, the first and second outputs of which are connected to the first and second outputs second term сумматора.adder. ii 2. Устройство по п. отличающеес  тем, что, с целью реализации коэффициентов аппроксимации , равных (1 и 3/16) и (3/4 и 11/16), блок коммутации аргументов многор дного кода содержит четыре группы элементов И, группу элементов И-НЕ, п ть элементов ИЛИ, элемент НЕ, причем разр ды второго информационного входа блока соединены с первыми входами соответствующих элементов И групп с первой по третью, вторые входы элементов И групп с первой по третью объединены и соединены с выходами элементов ИШ1 соответственно, с первого но третий разр ды первого информационного входа блока соединены с первыми входами соответствующих элементов И четвертой группы и с первыми входами соответствующих элементов И-НЕ группы, вторые входы элементов И четвертой группы объединены и соединены с выходом четвертого элемента ИЛИ, вторые входы элементов И-НЕ объединены и соединены с выходом четвертого элемента ШШ, вторые входы элементов И-НЕ объединены и соединены с выходом п того элемента 11)Ш, первый и второй входы первого и п того эле- ментов ИЛИ объединены и соединены с выходом элемента НЕ, вход которого объединен с первыми входами элементов2. The device according to claim. Characterized in that, in order to realize approximation coefficients equal to (1 and 3/16) and (3/4 and 11/16), the switching unit of the arguments of the multi-part code contains four groups of elements, And, a group of elements AND-NOT, five elements OR, element NOT, and the bits of the second information input of the block are connected to the first inputs of the corresponding elements AND groups from the first to the third, the second inputs of the elements AND groups from the first to the third are combined and connected to the outputs of the ISh1 elements, respectively from the first but the third order of the first information unit inputs are connected to the first inputs of the corresponding AND elements of the fourth group and with the first inputs of the corresponding AND-NOT group elements, the second inputs of the AND elements of the fourth group are combined and connected to the output of the fourth OR element, the second inputs of the AND-NOT elements are combined and connected to the fourth output element SH, the second inputs of the elements AND-NOT are combined and connected to the output of the fifth element 11) W, the first and second inputs of the first and fifth elements OR are combined and connected to the output of the element NO, whose input is İnönü to the first inputs of elements 10ten 2020 2525 . . ,, ,, 541602541602 ШШSHSh с второго по четвертый и соединен с управл ющим входом блока, вторые входы элементов ИЛИ с второго по четвертый объединены и соединены с выходом элемента НЕ, выходы элементов И групп с первой по четвертую и выходы элементов И-НЕ группы-соединены с выходами соответственно с первого по п тый группы.from the second to the fourth and connected to the control input of the block, the second inputs of the OR elements from the second to the fourth are combined and connected to the output of the HE element, the outputs of the first and fourth elements of the AND to the first and fourth groups of the elements are connected to the outputs of the first by the fifth group. 3. Устройство по п. отличающеес  тем, что, с целью реализации коэффициентов аппроксимации , равных (1 и 3/14) и (3/4 и 5 11/-4 6), блок преобразовани  многор дного кода содержит первую группу сумматоров из 2(п-1) элементов (п - разр дность аргументов), вторую группу сумматоров из (п+2) элементов и третью группу сумматоров из (п+1) элементов , причем разр ды с первого по (п-З)-й первого информационного вхо да группы соединены с входами первых слагаемых сумматоров первой группы с третьего по (п-1) соответственно, (п-2)-й (п-1)-й и n-й разр ды первого информационного входа группы соединены с входами первых слагаемых соответственно (2(п-1)-2)-го, (2(п-1)- -1)-го и 2(п-1)-го сумматоров первой группы, разр ды с первого по (п-1)-и второго информационного входа группы соединены с входами первых слагаемых соответственно первого и второго и входами вторых слагаемых соответст- венно с третьего но (п-Т)-й сумматоров первой группы, n-й разр д второго информационного входа группы соединен с входом первого слагаемого (п-1)-го сумматора второй группы, разр ды с второго по n-й третьего информационного входа группы соединены с входами вторых слагаемых соответственно первого и второго и входами третьих слагаемых соответственно с третьего по (п-1)-и сумматоров пер- ,вой группы, разр ды с первого по (п-1)й четвертого информационного входа группы соединены с входами первых слагаемых сумматоров первой группы соответственно с п-го по (2(п-1)- -3),и с входами вторых слагаемых сумматоров первой группы соответственно с (2(п-1)-2)-го по (2(п-1)-1)й, п-и разр д четвертого информационного входа-группы соединен с входом первого слагаемого (п+2)-го сумматора второй группы, первый и второй разр ды п того информационного входа группы3. The device according to claim. Characterized in that, in order to realize approximation coefficients equal to (1 and 3/14) and (3/4 and 5 11 / -4 6), the conversion unit of the multi-channel code contains the first group of adders from 2 (n-1) elements (n is the width of the arguments), the second group of adders from (n + 2) elements and the third group of adders from (n + 1) elements, and the bits from the first to (n-3) -th first the information input of the group is connected to the inputs of the first components of the adders of the first group from the third to (p-1), respectively, (p-2) -th (p-1) -th and n-th bits of the first information in the course of the group is connected to the inputs of the first terms respectively (2 (p-1) -2) -th, (2 (p-1) -1) -th and 2 (p-1) -th adders of the first group, bits with the first by (p-1) -and the second information input of the group are connected to the inputs of the first components of the first and second, respectively, and the inputs of the second component, respectively, of the third but (p-T) adder of the first group, n-th bit of the second information the group input is connected to the input of the first addend (n-1) -th adder of the second group, the bits from the second to the n-th third information input of the group are connected to the input The first and second second terms respectively and the third term inputs from the third to (n-1) -and adders of the first group, the bits from the first to (n-1) th fourth information input of the group are connected to the inputs of the first adders the first group, respectively, from the nth to (2 (p-1) - -3), and with the inputs of the second terms of the adders of the first group, respectively (2 (p-1) -2) -th to (2 (p-1) -1) d, p-and the bit of the fourth information input-group is connected to the input of the first addend (n + 2) -th adder of the second group, first and second time Row d p the information entry group 30thirty 4040 4545 5050 соединены с входами первых слагаемых соответственно первого и второго маторов второй группы, разр ды с третьего по n-й п того информацией- г ного входа группы соединены с входами вторых слагаемых соответственно сумматоров с п-го по (2(п-Т)-3)-й первой группы и с входами третьих слагаемых сумматоров соответственно с (2(п-1)-2) по (2(п-1)-1)-йАервой группы, n-й разр д п того информационного входа группы соединен с входом третьего слагаемого 2(п-1)-го сумма- тора первой группы и входом второго спагаемого (п+2)-го сумматора второй группы, вход третьего слагаемого второго сумматЬра первой группы соединён с входом кода коррекции, выходы cjyMM второго и третьего сумматоров первой группы соединены с входами вторых слагаемых соответственно первого и второго сумматоров второй группы, выходы сумм сумматоров с четвертого по.(п-1)-й первой группы сое- длнены с входами первых слагаемых сумматоров соответственно с третьего поconnected to the inputs of the first terms of the first and second mators of the second group, respectively; bits from the third to the nth fifth information of the group are connected to the inputs of the second terms of the adders of the nth to (2 (pT) -3 ) -th of the first group and with the inputs of the third components of the adders, respectively (2 (p-1) -2) to (2 (p-1) -1) -th group of the first, the n-th digit of the information input of the group is connected to the input of the third term of the 2 (p-1) -th sum-torus of the first group and the input of the second spagahn (n + 2) -th adder of the second group The second summer of the first group is connected to the input of the correction code, the cjyMM outputs of the second and third adders of the first group are connected to the inputs of the second terms of the first and second adders of the second group, respectively, and the outputs of the summers of the fourth through (p-1) -th first group of with the inputs of the first adders respectively from the third to (( п-2)-й второй группы, выход суммыp-2) -th of the second group, the output amount (2(п-1)2)-го сумматора первой труп- соединен с входом второго слагав- мЬго (п-1)го сумматора второй группы , выходы сумм (2(п-1)-1)-го и 2(п- -1)-го сумматоров первой группы соединены с входами первых слагаемых соответственно n-го и (п+1)-го сум(2 (p-1) 2) -th adder of the first corpse - connected to the input of the second addendum-mgo (p-1) of the second adder of the second group, outputs of the sums (2 (p-1) -1) -th and 2 (p - -1) adders of the first group are connected to the inputs of the first components of the nth and (n + 1) -th sum, respectively маторов второй группы, выходы переносов первого,второго и (n-l)-ro сум Q 5 mators of the second group, the outputs of the first, second and (n-l) -ro sum Q 5 0 0 5five маторов первой группы соединены с вхо- дами третьих слагаемых соответственно первого, второго и (п-1)-го сумматоров второй группы, выходы переносов сумматоров с третьего по четвертый первой группы соединены с входами вторых слагаемых сумматоров соответственно с третьим по четвертый второй группы, входы третьих слагаемых которых соединены с выходами переносов сумматоров соответственно с п-го по (п+1) первой группы, выходы переносов сумматоров с (2(п-1)-2)-го по 2(п-1)-го соединены с входами вторых слагаемых сумматоров соответственно с п-го по (п+2) второй группы , выходы сумм сумматоров второй группы с второго по (п+2)-и соединены с входами первых слагаемых сумматоров соответственно с первого по (п+1)-и третьей группы, выходы переносов сумматоров второй группы с первого по (п+1)-й соединены с входами вторых слагаемых соответствующих одноименных сумматоров третьей группы, выходы переносов сумматоров первой группы с n-го по (2(п-1)3)-й соединены с входами третьих слагаемых сумматоров соответственно с третьего по (п-2)-й третьей группы, выходы сзтмм сумматоров третьей группы с второго по (п+2)-и и выход переноса (п+2)-го сумматора второй группы соединены с первым выходом блока, второй выход которого соединен с выходами переносов всех сумматоров третьей группы.mators of the first group are connected to the inputs of the third component of the first, second and (p-1) -th adders of the second group respectively, the carry outputs of the third to fourth adders of the third group are connected to the inputs of the second adders of the third and fourth groups of the second group, inputs third terms of which are connected to the outputs of transfers of adders, respectively, from the n-th to (n + 1) of the first group, the outputs of the transfers of adders from (2 (p-1) -2) -th to 2 (p-1) -th are connected to the inputs second terms adders, respectively, with the p-th p (n + 2) of the second group, the outputs of the sum of the adders of the second group from the second to (n + 2) -and connected to the inputs of the first components of the adders, respectively, from the first to (n + 1) -and the third group, the outputs of transfers of the adders of the second group at (n + 1) -th are connected to the inputs of the second terms of the corresponding adders of the third group of the same name, the carry outputs of the adders of the first group from the n-th to (2 (n-1) 3) -th are connected to the inputs of the third adders of the third to (p-2) -th of the third group, the outputs of the north-third adders of the third group from the second to (n + 2) -and transfer output (p + 2) -th adder of the second group is connected to the first output of the block, the second output of which is connected to the transfer outputs of all the adders of the third group. ШНSN МM тt %% 4141 ЈJ .. Z09lV lZ09lV l Si/16Si / 16 W+YW + Y Фиг. 4FIG. four - Lilt- lilt Sill.KK Si/8Sill.KK Si / 8 -ito)-ito) г to)g to) №) -4(Ъ)No.) -4 (b)