SU1553984A1 - Microprogram processor - Google Patents
Microprogram processor Download PDFInfo
- Publication number
- SU1553984A1 SU1553984A1 SU874342851A SU4342851A SU1553984A1 SU 1553984 A1 SU1553984 A1 SU 1553984A1 SU 874342851 A SU874342851 A SU 874342851A SU 4342851 A SU4342851 A SU 4342851A SU 1553984 A1 SU1553984 A1 SU 1553984A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- information
- control
- multiplexer
- Prior art date
Links
Landscapes
- Multi Processors (AREA)
Abstract
Изобретение относитс к вычислительной технике и может быть использовано при разработке микропрограммных процессоров цифровых вычислительных машин. Цель изобретени - повышение полноты контрол . Это достигнуто за счет подсчета управл ющих сигналов, выдаваемых в устройства ввода-вывода (УВВ), запоминани информации, переданной в УВВ, и программного анализа достоверности переданных управл ющих сигналов и информации. Микропрограммный процессор содержит операционный блок 1, блок 2 пам ти микропрограмм, регистр 3 микрокоманд, первый мультиплексор 4, второй мультиплексор 5, третий мультиплексор 6, блок 7 синхронизации, счетчик 8, дешифратор 9 операций, регистр 10 св зи с блоками пам ти, входной регистр 11 св зи с устройствами ввода-вывода, выходной регистр 12 св зи с устройствами ввода-вывода, группу триггеров 13 запоминани требований приостанова, группу триггеров 14 запоминани требований прерывани , блок 15 приоритета, блок 16 выдачи управл ющих сигналов в УВВ, первую группу элементов ИЛИ 17. Кроме того, в процессор введены втора и треть группы элементов ИЛИ 24,25, второй и первый элементы И 26, 27, первый и второй элементы ИЛИ 28, 29, четвертый мультиплексор 30 и триггер контрол 31. 6 ил.The invention relates to computing and can be used in the development of microprogram processors for digital computers. The purpose of the invention is to increase the completeness of the control. This is achieved by counting the control signals issued to input / output devices (ACC), storing the information transmitted to the ACC, and programmatically analyzing the reliability of the transmitted control signals and information. The microprocessor processor contains the operation unit 1, the microprogram memory unit 2, the microinstruction register 3, the first multiplexer 4, the second multiplexer 5, the third multiplexer 6, the synchronization unit 7, the counter 8, the decoder for 9 operations, the register 10 for communication with the memory blocks, the input communication register 11 with input-output devices, output communication register 12 with input-output devices, a group of trigger triggers 13 for storing requests, a group of trigger trigger 14 for storing interrupt requests, a priority block 15, a control signal issuing block 16, UVB OR group of elements 17. In addition, the processor introduced the second and third groups of elements OR 24.25, the second and first elements AND 26, 27, the first and second elements OR 28, 29, the fourth multiplexer 30 and the trigger control 31. 6 Il .
Description
1one
(21)4342851/24-24(21) 4342851 / 24-24
(22)И.12.87(22) D.12.87
(46) ЗО.ОЗоЭО. Бюл. № 12(46) ZOO.OZEOO. Bul № 12
(72) Л.И. Дрель, И.С. Мугинштейн(72) L.I. Drill, I.S. Muginstein
и Э.Е. Шварцand E.E. Schwartz
(53) 681.3(088.8)(53) 681.3 (088.8)
(56) Авторское свидетельство СССР(56) USSR author's certificate
№ 985791,- кл. G Ob F 15/20, 1980.No. 985791, - cl. G Ob F 15/20, 1980.
Авторское свидетельство СССР № , кл. G 06 F 15/00; 1981.USSR author's certificate №, cl. G 06 F 15/00; 1981
(54) МИКРОПРОГРАММНЫЙ ПРОЦЕССОР (57) Изобретение относитс к вычислительной технике и может быть использовано при разработке микропрограммных процессоров цифровых вычислительных машин. Цель изобретени - повышение полноты контрол . Это достигнуто за счет подсчета управл ющих сигналов, выдаваемых в устройства ввода-вывода (УВВ), запоминани информации, переданной в УВВ, и программного анализа достоверности переданных управл ющих(54) FIRMWARE PROCESSOR (57) The invention relates to computing and can be used in the development of microprogrammed processors of digital computers. The purpose of the invention is to increase the completeness of the control. This is achieved by counting control signals emitted to input / output devices (VHF), storing information transmitted in the VHF, and programmatically analyzing the reliability of the transmitted control
кto
сигналов и информации. Микропрограммный процессор содержит операционный блок 1, блок 2 пам ти микропрограмм, регистр 3 микрокоманд, первый мультиплексор 4, второй мультиплексор 5, третий мультиплексор 6, блок 7 синхронизации , счетчик 8, дешифратор 9 операций, регистр 10 св зи с блоками пам ти, входной регистр И св зи с устройствами ввода-вывода, выходной регистр 12 св зи с устройствами ввода-вывода , группу триггеров 13 запоминани требований приостанова, группу триггеров 14 запоминани требова- v ний прерывани , блок 15 приоритета, блок 16 выдачи управл ющих сигналов в УВВ, первую группу элементов ИЛИ 17. Кроме того, в процессор введены втора и треть группы элементов ИЛИ 24, 25, второй и первый элементы И 26,27, первый и второй элементы ИЛИ 28,29, четвертый мультиплексор 30 и триггер контрол 31. 6 ил.signals and information. The microprocessor processor contains the operation unit 1, the microprogram memory unit 2, the microinstruction register 3, the first multiplexer 4, the second multiplexer 5, the third multiplexer 6, the synchronization unit 7, the counter 8, the decoder for 9 operations, the register 10 for communication with the memory blocks, the input register AND connection with input-output devices, output register 12 connection with input-output devices, group of trigger triggers 13 for storing requirements, group of trigger trigger 14 for storing interruptions, priority block 15, block 16 for issuing control signals in V BB, the first group of elements OR 17. In addition, the processor introduced the second and third groups of elements OR 24, 25, the second and first elements And 26,27, the first and second elements OR 28,29, the fourth multiplexer 30 and the trigger control 31. 6 Il.
(Л(L
ШагStep
Изобретение относитс к вычислительной технике и может быть использовано при разработке микропрограммных про- цесроров цифровых вычислительных машин.The invention relates to computing and can be used in the development of microprogrammed processors for digital computers.
Цель изобретени - повышение полноты контрол .The purpose of the invention is to increase the completeness of the control.
На фиг. 1 представлена структурна схема предлагаемого микропрограммного процессора; на фиг. 2 - струк- ю турна схема операционного блока; на фиг. 3 структурна схема блока синхронизации; на фиг. 4 - структурна схема блока выдачи управл ющих сигналов устройства ввода-вывода; на 15 |фиг. 5 временна диаграмма работы блока синхронизации; на фиг. 6 - временные диаграммы формировани управ - л ющих сигналов команды вывода, уп- равл йющих сигналов команды ввода, уп- 2о равл ющих сигналов в режимах приоста- нова вычислений и прерываний.FIG. Figure 1 shows the structural scheme of the proposed firmware processor; in fig. 2 - the flow chart of the operating unit; in fig. 3 block diagram of the synchronization unit; in fig. 4 is a block diagram of a control output unit of an input / output device; 15 | FIG. 5 timing diagram of the synchronization unit; in fig. 6 - timing diagrams of the formation of control signals of an output command, control signals of an input command, control signals in the modes of suspension of calculations and interruptions.
Микропрограммный процессор (фиг.1) содержит операционный блок 1, блок 2 пбм ти микропрограмм, регистр 3 мик- 25 рокоманд, первый k, второй 5 и третий 6 мультиплексоры, блок 7 синхронизации , счетчик 8, дешифратор 9 операций , регистр 10 св зи с запоминающими устройствами (ЗУ), входной 1 1 и 0 выходной 12 регистры св зи с устройствами ввода-вывода (УВВ), группу 13 триггеров запоминани требований при- останова ввода-вывода, группу 1 триг- геров запоминани требований прерывани , блок 15 приоритета, блок 16 вы- 5 дачи управл ющих сигналов в УВВ и первую группу 17 элементов ИЛИ, выходы 18-21 процессора, вход 22 процессора , выход 23 процессора, вторую 24 и третью 25 группы элементов ИЛИ, второй 26 и первый 27 элементы, первый 28 и второй 29 элементы ИЛИ, четвертый мультиплексор 30 триггер 31 контрол , входы 32, 33 и 3 процессора. 45The microprogram processor (Fig. 1) contains an operation unit 1, a unit of 2 pbm of microprograms, a register of 3 microcommands, a first k, a second 5 and a third 6 multiplexers, a synchronization unit 7, a counter 8, a decoder of 9 operations, a register 10 of communication with storage devices (memory), input 1 1 and 0 output 12 communication registers with input-output devices (HVAC), group 13 of triggers for storing I / O shutdown requests, group 1 of triggers for storing interrupt requests, priority block 15 , block 16 of the issuance of control signals in the air-blast and the first group 17 OR elements, 18-21 processor outputs, 22 processor input, 23 processor output, 24 second and 25 third groups of OR elements, second 26 and first 27 elements, first 28 and second 29 OR elements, fourth multiplexer 30 control trigger 31, inputs 32 , 33 and 3 processors. 45
Операционный блок 1 (фиг. 2) содержит сумматор 35 (М+2)-разр дные мультиплексоры 36 и 37, М-разр дный демультиплексор 38 и группу из М регистров 39.Operational unit 1 (FIG. 2) contains an adder 35 (M + 2) -display multiplexers 36 and 37, an M-bit demultiplexer 38 and a group of M registers 39.
Блок 7 синхронизации (фиг. 3) содержит генератор 40 импульсов, счетный триггер 41, кольцевой регистр k2 сдвига, элементы И 43 и 44.The synchronization unit 7 (FIG. 3) comprises a pulse generator 40, a counting flip-flop 41, a circular shift register k2, elements And 43 and 44.
Блок 16 выдачи управл ющих сигнаJ лов в УВВ (фиг. 4) содержит триггеры 55 45 ввода, 46 вывода, 47 запроса адреса , 48 запросов кодов прерываний, элементы И 49 52 The control signal issuing unit 16 in the ACU (Fig. 4) contains input triggering 55 45, output 46, 47 address request, 48 interrupt code requests, AND 49 52 elements
5050
5 о 5 o
5 0 5 55 0 5 5
5 five
00
Микропрограммный процессор (фиг.1) работает следующим образом.The firmware processor (figure 1) works as follows.
Выходы регистра 3 микрокоманд соответствуют определенным пол м микрокоманды: адреса перехода, операции и функций операционного блока, выбора источников ветвлени адресов, управлени работой блоков пам ти (вы- эд 18 процессора), управлени работой мультиплексора 6, управлени дешифратором 9 операций.The outputs of the register of 3 microcommands correspond to certain fields of the microcommand: transition addresses, operation and functions of the operation unit, selection of sources for address branching, control of the operation of memory blocks (processor output 18), control of multiplexer 6 operation, control of the decoder 9 operations.
Прием очередной микрокоманды из блока 2 микропрограммной пам ти на регистр 3 микрокоманд производитс синхронно с сигналами с выхода блока 7, определ ющими период следовани микрокоманд, и по времени совпадает с задним фронтом этих сигналов.The next microcommand from block 2 of the microprogram memory to register 3 microcommands is received synchronously with the signals from the output of block 7, which determine the period of the microcommands, and coincides in time with the falling edge of these signals.
На регистр 10 св зи с блоками пам ти (ЗУ) по управл ющему сигналу с выхода дешифратора 9 производитс прием команды, выбранной по адресу, наход щемус на выходе 19 процессора. Начало выборки команды из блоков пам ти определ ет сигнал обращени за командой, выдаваемой по окончании предыдущей команды с выхода регистра 3 микрокоманд. При этом мультиплексор 6 с сигналом с выхода регистра 3 микрокоманд переключен таким образом, что на его выход проходит информаци , поступающа от блоков пам ти на информационный вход 22 процессора.On the register 10 of communication with the memory blocks (MU), the control signal from the output of the decoder 9 is used to receive the command selected at the address located at the output 19 of the processor. The beginning of the selection of a command from the memory blocks determines the signal of a request for a command issued at the end of the previous command from the register output of 3 microcommands. At the same time, the multiplexer 6 with the signal from the register output 3 micro-instructions is switched in such a way that its output passes the information received from the memory blocks to the information input 22 of the processor.
Следующим этапом выполнени команды вл етс формирование адреса операнда , при этом выполн емые в микропрограмме действи завис т от вида адресации (пр ма , относительна , косвенна ), который определ етс полем признака адресации команды. Разр ды признака адресации поступают с выхода регистра 10 св зи с блоками пам ти (ЗУ) на младшие разр ды мультиплексора 4, а на его вход поступает управл юща информаци с выхода регистра 3 микрокоманд, котора разрешает прохождение информации на выход первого мультиплексора 4. Информаци с выходов мультиплексора 4 поступает на входы группы 17 элементов ИЛИ, а на другие их входы подаетс информаци с выхода регистра 3 микрокоманд, котора представл ет собой поле адреса перехода К следующей микрокоманде. Причем младшие разр ды адреса перехода, по количеству равные разр дам признака адресации, должны быть О, например, 00101101000 (при количестве разр довThe next step in the execution of a command is the formation of the address of the operand, and the actions performed in the firmware depend on the type of addressing (direct, relative, indirect), which is determined by the command addressing attribute field. The addressing bits are received from the output of communications register 10 with memory blocks (memory) for the lower bits of multiplexer 4, and control information from the output of microcommand register 3, which allows information to flow to the output of the first multiplexer 4, arrives at its input. from the outputs of multiplexer 4 is fed to the inputs of a group of 17 OR elements, and to their other inputs information is fed from the output of register 3 micro-instructions, which is the field of the transition address K to the next micro-command. Moreover, the lower bits of the transition address, by the number equal to the bits of the addressing attribute, should be O, for example, 00101101000 (with the number of bits
5155398451553984
признака адресации, равном трем). отattribute addressing equal to three). from
6k пр ма6k pr ma
Результат логического сложени на выходах элементов ИЛИ группы 17 элементов ИЛИ в зависимости от значени разр дов признака адресации определ ет одну из восьми чеек блока 2. Таким образом организуетс ветвление к группе чеек блока 2 в зависимости от вида признака адресации.The result of the logical addition at the outputs of the elements OR of the group 17 of the elements OR, depending on the value of the bits of the addressing feature, determines one of the eight cells of block 2. Thus, the branch to the group of cells of block 2 is organized depending on the type of the addressing feature.
Формирование адреса операнда осуществл етс в операционном блоке 1 и представл ет собой выделение адресной части команды и передачу ее на выход процессора (пр ма адресаци ) либо сложение выделенной адресной части команды с одним из индексных регистров (при относительной адресации) и передачу результата также на выход процессора.The address of the operand is formed in the operation unit 1 and represents the selection of the address part of the command and its transfer to the processor output (direct addressing) or the addition of the selected address part of the command to one of the index registers (with relative addressing) and the result is also output processor.
Выделение адресной части команды осуществл етс путем логического умножени константы с количеством единичных битов, равным адресной части команды, на саму команду,. Например, при 16-разр дной.команде, когда адресной частью вл етс младшие 10 разр дов осуществл етс логическое умножение на константу 0000001111111111, в результате чего старшие шесть разр дов обнул ютс . При этом информаци на выходе регистра 3 микрокоманд определ ет вид выполн емой сумматором 35 (фиг. 2) функции (арифметическое сложение, логическое сложение и т.д.) адрес регистра 39 операционного блока в который записываетс результат и адреса операндов (управление мультиплексорами 36 и 37)) участвующих в выполнении указанной функции.The selection of the address part of the command is carried out by logical multiplication of the constant with the number of single bits equal to the address part of the command, by the command itself. For example, with a 16-bit command, when the address part is the lower 10 bits, logical multiplication is effected by the constant 0000001111111111, with the result that the upper six bits are zeroed out. At the same time, the information at the output of register 3 micro-instructions determines the type of function performed by adder 35 (Fig. 2) (arithmetic addition, logical addition, etc.) the address of register 39 of the operational block in which the result and addresses of operands are recorded (control multiplexers 36 and 37)) involved in the implementation of this function.
Адрес операнда, полученный на сумматоре 35, поступает на выход 19 процессора „The address of the operand obtained on the adder 35, is fed to the output 19 of the processor "
Дл выполнени действий, определ емых кодом операции команды, производитс выход в начало микропрограммы выполнени текущей команды, дл чего разр ды кода операции, хран щиес на регистре 10 св зи с блоками пам ти (ЗУ) поступают через старшие разр ды первого мультиплексора k на другие входы элементов ИЛИ группы 1 элементов ИЛИ0 При этом на другие входы элементов ИЛИ 17 поступает адрес перехода с нул ми в старших разр дах, по количеству равных коду операции. При шестиразр дном коде операции на выходах элементов ИЛИ 17 получаетс информаци , определ юща в зависимостиTo perform the actions determined by the operation code of the command, the output of the firmware of the current command is issued at the beginning, for which the bits of the operation code stored on the communications register 10 with the memory blocks (RAM) are transmitted through the higher bits of the first multiplexer k to others the inputs of the elements OR of group 1 of the elements OR0 In this case, the other inputs of the elements OR 17 receive the address of the transition with zeroes in the higher bits, equal in number to the operation code. When a six-bit operation code at the outputs of the elements OR 17, information is obtained that determines depending on
00
5five
00
5 five
значени кода операции одну из чеек блока 2. Кажда из указанных 6k чеек вл етс начальной в микропрограмме выполнени одной из б команд , составл ющих систему команд.the value of the operation code is one of the cells of block 2. Each of the 6k cells indicated is the initial execution in the microprogram of the execution of one of the 6 commands that make up the instruction set.
При обмене процессора с устройствами ввода-вывода по командам ввода- вывода (синхронный обмен, формирование адреса операнда и выход в начало выполнени микропрограммы) процесс осуществл етс описанным выше образом . Сформированный адрес с выхода операционного блока 1 принимаетс по сиг-налу с выхода дешифратора 9 на выходной регистр 12 св зи с УВВ и в сопровождении управл ющего сигнала ввода (при команде ввода) или вывода (при команде вывода), сформированного в блоке 16 выдачи управл ющих сигналов в УВВ, поступает в УВВ.When exchanging the processor with I / O devices using I / O commands (synchronous exchange, the formation of the address of the operand and the exit to the beginning of the firmware), the process is carried out as described above. The generated address from the output of the operation unit 1 is received by the signal from the output of the decoder 9 to the output register 12 of communication with the air-blast and accompanied by a control input signal (for input command) or output (for output command) generated in control output unit 16 signals in the UVV enters the UVV.
Синхронизацию работы узлов процессора осуществл ет блок 7 (фиг. 3) вырабатывающий на элементе строби- 5 рующий сигнал, управл ющий приемом ми- микрокоманды на регистр микрокоманд 3 и работой операционного блока 1. Кольцевой регистр сдвига 42 и элемент Л 3 осуществл ют формирование сигThe synchronization of the operation of the processor nodes is carried out by block 7 (Fig. 3) generating a strobe signal on the element, controlling the reception of the microcommand to the microcommand register 3 and the operation of the operation unit 1. The ring shift register 42 and the element L3 generate the signal
чалов, синхронизирующих работу блока 16 выдачи управл ющих сигналов в УВВ и блока 15 приоритета. Временна (эамма работы блока синхронизации представлена на фиг. 5.the chronometers synchronizing the operation of the unit 16 for issuing control signals to the UVV and the unit 15 of priority. The time (the operation of the synchronization unit is shown in Fig. 5.
При выполнении команды вывода ин- эормаци , выбранна из чейки блока пам ти по адресу, поступившему с выхода 19 процессора, принимаетс на регистр 10 св зи с блоками пам ти (ЗУ) через вход мультиплексора 6 св зи с блоками пам ти и через операционный блок 1, выполн ющий функцию передачи, принимаетс на выходной регистр 12 св зи с УВВ по сигналу с выхода дешифратора 9 и передаетс в УВВ. Временна диаграмма формировани управл ющих сигналов команды вывода приведена на фиг. 6.When executing the information output command, selected from the memory block cell to the address received from the processor output 19 is received to the communication register 10 with memory blocks (memory) via the input of the multiplexer 6 communication with memory blocks and through the operation unit 1, which performs the transfer function, is received at the output register 12 of the communication with the air-blast by a signal from the output of the decoder 9 and transmitted to the air-blast. The timing diagram of the formation of the control signals of the output command is shown in FIG. 6
При выполнении команды ввода информаци из УВВ через вход мультиплексора 30 с входа процессора принимаетс на входной регистр 11 св зи с УВВ по стробу, поступающему с выхода дешифратора 9. Прин та на входной регистр 11 св зи с УВВ информаци через операционный блок 1,выполн ющий в данном режиме функцию передачи, принимаетс на регистр 10 св зи с блоками пам ти через вход мультиплексора 6 и далее через вход мультиплексора 5, управл емого сигналом с выхода дешифратора 9, поступает в блоки пам ти на запись через выход 21. Временна диаграмма формировани управл ющих сигналов команды ввода приведена на фиг.6.When executing a command to input information from the air-blast through the input of the multiplexer 30, from the processor input is received to the input register 11 of communication with the air-blast via the gate coming from the output of the decoder 9. Received to the input register 11 of the communication with the UVB information In this mode, the transfer function is received by the communications register 10 with the memory blocks through the input of the multiplexer 6 and further through the input of the multiplexer 5, controlled by a signal from the output of the decoder 9, enters the memory blocks for writing through the output 21. The timing diagram of the forms The control signals of the input command are shown in FIG.
ставл ющий собой набор RS-триггеров 45-48 и элементов . Каждый RS- триггер фиксирует наличие и окончание определенного режима обмена (обмен по приостанову ввода и командам ввода - триггер 45, обмен по приостанову вывода и командам вывода триггер 46, наличие режима приостаноча При обмене процессора с УВВ по зап-jgтриггер 47, обмен по прерывани - - росам, поступающим -асинхронно из УВВтриггер 48) по сигналам, поступающим (режим приостанова основной програм-с выхода дешифратора 9. Синхроимпуль- мы или режим прерываний), производитс сы, поступающие на входы элементов запоминание запросов на RS-триггерахИ49 52, определ ют момент выдачи уп- 13 запоминани требований приостанова 75равл ющих сигналов с УВВ, характер- ввода-вывода или 14 прерываний.ных дл того режима обмена, которыйa set of RS-flip-flops 45-48 and elements. Each RS-trigger records the presence and end of a certain exchange mode (exchange on input pause and input commands — trigger 45, exchange on output pause and output commands, trigger 46, presence of suspend mode. When exchanging the processor with the UVV on zap-jg trigger 47, interrupt - - to dews, arriving asynchronously from the UVWtrigger 48) by the signals coming in (suspend mode of the main program from the output of the decoder 9. Sync pulses or interrupt mode), the signals arriving at the inputs of the elements storing the RS-triggers I4 are generated. 9 52, determine the moment of issuing the 13 storing memorizing requirements of the pickup signals from the air-blast, I / O character or 14 interrupts for the exchange mode, which
Прин тый запрос (или несколько зап-определен состо нием триггеров 45-48The received request (or several is determined by the state of the triggers 45-48
росов) поступает в блок 15 приорите-(входы элементов И49-52). ВременныеDews) enters the block 15 priority (inputs of elements I49-52). Temporary
та, реализующий очередность обработкидиаграммы (фиг. 6) представлены наthe one that implements the sequence of processing diagrams (Fig. 6) are presented in
запр зсов и выдающий на выход код виа запроса, прин того к обработке, и признак наличи запроса. Блок приоритета может быть реализован на БИС 589ИК14, 585ИК14.requests and issuing the exit code of the request received for processing, and a sign of the presence of the request. The priority block can be implemented on BIS 589IK14, 585IK14.
Блок приоритета 15 осуществл ет на внутренний регистр запросов под управлением сигнала с выхода кольцевого регистра 42 сдвига с выхода блока 7 и их хранение до следующего приема„ С момента приема запроса на выходе блока 15 приоритета находитс зашифрованный код запроса. Под управлением сигнала с выхода элемента И43 блок 15 приоритета выдает на выход сигнал, определ ющий момент начала обработки запроса.The priority block 15 carries out the internal request register under the control of the signal from the output of the ring shift register 42 from the output of block 7 and stored until the next reception. From the moment of receiving the request, the encrypted request code is found at the output of priority block 15. Under control of the signal from the output of the element I43, the priority unit 15 outputs a signal that determines the moment when the request is processed.
Микропрограмма выполнени любой команды предполагает в последней ми- микрокоманде анализ запросов, и в случае их- наличи производитс ветвление микропрограммы по коду зап- роса с выхода блока приоритета с переходом в начало микропрограммы обработки соответствующего запроса, при этом следующа команда не выполн етс , а ее адрес хранитс в одном из регистров операционного блока 1. По окончании обработки запроса ввода (вывода) или группы запросов производитс выполнение команды, котора былэ5о но чтению информации из чеек пам ти.The microprogram for executing any command assumes the analysis of requests in the last microcommand, and if they are present, the firmware is branched by the request code from the output of the priority block with a transition to the beginning of the microprogram processing the corresponding request, while the next command is not executed, but The address is stored in one of the registers of the operation unit 1. After the processing of the input (output) request or group of requests is completed, the command that was read out the information from the memory cells is executed.
бы следующей в случае отсутстви запросов , или же производитс передача управлени подпрограммы прерывани в случае прерывани .control if there is no request, or the control is transferred to the interrupt routine in case of an interrupt.
Формирование управл ющих сигналов дл УВВ в соответствии с временной диаграммой, представленной на фиг, 6, осуществл ет блок 16 выдачи управл ющих сигналов в УВВ (фиг. 4), предАппаратный контроль передачи информации между УВВ и процессором осуществл етс путем проверки на четность кодов по контрольному разр ду, 55 Дл осуществлени программного контрол аппаратуры св зи с внешними устройствами в состав системы команд введены две команды контрол : Установка триггера контрол и СбросThe formation of control signals for the air-blast in accordance with the timing diagram shown in FIG. 6 is carried out by the control signal-issuing unit 16 in the air-blast (FIG. 4). The pre-hardware control of the information transfer between the air-blast and the processor is performed by checking the evenness of the codes the control bit, 55 For the implementation of software control of communication equipment with external devices, the command system includes two control commands: Setting the control trigger and Reset
3984839848
ставл ющий собой набор RS-триггеров 45-48 и элементов . Каждый RS- триггер фиксирует наличие и окончание определенного режима обмена (обмен по приостанову ввода и командам ввода - триггер 45, обмен по приостанову вывода и командам вывода триггер 46, наличие режима приостаноча примере 12-разр дного кольцевого регистра 42 сдвига.a set of RS-flip-flops 45-48 and elements. Each RS-trigger records the presence and end of a certain exchange mode (exchange for input pause and input commands — trigger 45, exchange for output pause and output commands for trigger 46, the presence of the suspend mode of the 12-bit ring register 42 shift.
При обмене с УВВ по требовани м ввода (вывода) процессор выдает в УВВ сигнал с управл ющего выходаWhen exchanging with air-blast on demand input (output), the processor outputs to the air-blast signal from the control output
процессора 23, инициирующий выдачу в процессор адреса чейки, который через вход мультиплексора 30 принимаетс на входной регистр 11 св зи с УВВ (сигнал запроса адреса ГЗА) и черезprocessor 23, initiating the issuance of the address of the cell to the processor, which through the input of multiplexer 30 is received to the input register 11 of communication with the air-blast (request signal of the address GSA) and through
операционный блок 1, выполн ющий функцию передачи, принимаетс на выходной регистр св зи с УВВ. Далее алгоритм аналогичен алгоритму выполнени команд ввода (вывода).the operation unit 1, which performs the transfer function, is received by the output communication register with the ACU. Further, the algorithm is similar to the algorithm for the execution of input (output) commands.
Обмен с прерыванием программы предполагает выдачу в УВВ управл ющих сигналов , по количестве равных числу видов прерываний, инициирующих выдачу в процессор кода прерывани (сигналовThe exchange with the program interruption supposes the issuance of control signals to the UVV, by the number equal to the number of interrupt types initiating the issuance of the interrupt code (signals
запроса кода прерывани - ЗКП), который через вход мультиплексора 30 принимаетс на входной регистр 11 св зи с УВВ и через операционный блок 1, выполн ющий функцию передачи, принимаетс на регистр 10 св зи с блоками пам ти (ЗУ) дл записи его в качествеinterrogation code request (RFQ), which, through the input of multiplexer 30, is received at the communication input register 11 with the ACU and through the operation unit 1 that performs the transfer function, is received at the communication register 10 with memory blocks (RAM) to record it as
старого слова состо ни программы. Выборка новых слов состо ни программы производитс из чеек пам ти аналогичold words of the state of the program. A selection of new program state words is produced from memory cells analogous to
Аппаратный контроль передачи информации между УВВ и процессором осуществл етс путем проверки на четность кодов по контрольному разр ду, Дл осуществлени программного контрол аппаратуры св зи с внешними устройствами в состав системы команд введены две команды контрол : Установка триггера контрол и СбросThe hardware control of information transfer between the air-blast and the processor is carried out by checking the evenness of the codes by the control bit. To implement software control of communication equipment with external devices, two control commands are entered into the command system: Setting the control trigger and Reset
триггера контрол . По команде установки сигналом с выхода дешифратора 9 производитс установка триггера 31 контрол в 1, а также установка вtrigger trigger On the installation command, the signal from the output of the decoder 9 sets the trigger 31 of the control to 1, and also sets to
1 всех триггеров группы 13 триггеров запоминани требований приостанова ввода-вывода и группы 1 триггеров запоминани требований прерываний. Сигнал с выхода триггера 31 контрол поступает на вход элемента И26 и разрешает прохождение каждого управл ющего сигнала, из блока 16 выдачи управл ющих сигналов в УВВ через элемент ИЛИ 28, выдаваемого в УВВ, через элемент ИЛИ 29 на счетный вход счетчика 8. Установка счетчика 8 в исходное состо ние (осуществл етс в каждой команде через вход элемента И27), запрещаетс сигналом с инверсного выхода триггера 31 контрол , поступающим на вход элемента И 27. Таким образом, производитс подсчет управл ющих сигналов, выдаваемых процессором в УВВ за врем прохождени прог- раммы контрол . Сигнал с выхода триггера 31 контрол осуществл ет переключение мультиплексора 30 таким образом , что информаци , выдаваема в УВВ с выхода процессора 20, поступает на его вход (вход мультиплексора 30) и запоминаетс в одном из регистров операционного блока 1 с целью программного контрол передавав1 of all the triggers of the group of 13 triggers for storing the I / O pause requests and group 1 for the triggers for storing the interrupt requests. The signal from the output of the trigger 31 of the control enters the input of the element I26 and permits the passage of each control signal from the block 16 issuing the control signals to the UVV through the OR 28 element output to the UVV through the OR 29 element to the counting input of the counter 8. Installing the counter 8 in the initial state (carried out in each command through the input of the element E27), is prohibited by the signal from the inverse output of the control trigger 31, which enters the input of the element 27. Thus, the control signals emitted by the processor in the UVB are counted m passing program control. The output signal from the control trigger 31 switches the multiplexer 30 in such a way that the information output to the UVB from the output of the processor 20 enters its input (the input of the multiplexer 30) and is stored in one of the registers of the operation unit 1 for programmatically controlling
мой в УВВ информации. Кроме того, информационному входу операционногоmy uvv information. In addition, the information entry of the operating
4040
нал с выхода триггера 31 контрол поступает на вход мультиплексора 4 дл организации ветвлени в микропрограмме обработки прерывани . Ветвление организовано с целью запрета передачи управлени подпрограмме обработки прерывани и осуществлени передачи управлени в определенную точку программы контрол . В процессе выполнени программы контрол производитс последовательна обработка требований , хран щихс на триггерах в пор дке убывани приоритета, до тех пор, пока не будут обработаны все требовани , производитс сравнение передаваемой информации с эталонной , а также подсчет управл ющих сигналов , выдаваемых в УВВ, и запись, содержимого счетчика 8 в чейку пам ти с последующим сравнением с эталонной с суммой. По окончании программы конт- рол по команде сброса триггера контрол схема переводитс в исходное состо ние. В этом случае на счетныйFrom the output of the trigger 31, the control is fed to the input of multiplexer 4 in order to organize branching in the interrupt processing firmware. The branch is organized in order to prohibit the transfer of control to the interrupt processing routine and implement the transfer of control to a certain point in the monitoring program. During the execution of the monitoring program, the requirements stored on the triggers are sequentially processed in order of decreasing priority, until all the requirements have been processed, the information transmitted is compared with the reference, and the control signals issued to the UVB are compared. recording, the contents of counter 8 into the memory cell with subsequent comparison with the reference one with the sum. At the end of the program, the control is reset to the initial state by the command for resetting the trigger control. In this case, the countable
блока, выходу управлени запоминающи ми устройствами процессора, первым входам элементов-ИЛИ первой группы, управл ющему входу первого мультиплексора , управл ющему входу второго мультиплексора, входу дешифратора оп раций, первый, второй, третий, четвертый , п тый, шестой и седьмой выхо которого соединены соответственно с 45 входами установки в О триггеров за поминани требовани приостанова вво да-вывода группы, входами установки О триггеров запоминани требований прерывани группы, синхровходом вход ного регистра св зи с устройствами ввода-вывода, синхровходом выходного регистра св зи с устройствами ввода- вывода,, информационным входом блока выдачи управл ющих сигналов в устрой ства ввода-вывода, управл ющим входо третьего мультиплексора, синхровходо регистра св зи с запоминающими устро ствами, выход которого подключен к информационному входу счетчика, к втblock, processor memory management output, first inputs of the OR elements of the first group, control input of the first multiplexer, control input of the second multiplexer, input of the operation decoder, first, second, third, fourth, fifth, sixth and seventh output connected, respectively, with 45 installation inputs to the Triggers for remembering the request to pause the group's I / O, the installation inputs for the Triggers for storing the group interrupt requirements, the input input register with devices I / O, synchronous output of the output register of communication with input-output devices, informational input of the control signal output unit to input-output devices that control the input of the third multiplexer, synchronous input register of communication with storage devices, whose output is connected to the information to the input of the counter, to watts
5050
84Ю84yu
вход счетчика 8 сигналы поступают только с выхода дешифратора 9 через вход элемента ИЛИ 28, а установка производитс сигналом с выхода дешифратора 9 через вход элемента И 27.the input of the counter 8 signals come only from the output of the decoder 9 through the input of the element OR 28, and the installation is performed by a signal from the output of the decoder 9 through the input of the element And 27.
00
5five
5 five
00
00
формула изобретени invention formula
Микропрограммный процессор, содержащий операционный блок, блок пам ти микропрограмм, регистр микрокоманд, первый, второй и третий мультиплексоры , блок синхронизации, счетчик, е- шиф ратор операций, регистр св зи с запоминающими устройствами, входной и выходной регистры св зи с устройствами ввода-вывода, группу триггеров запоминани требований приостанова ввода-вывода , группу триггеров запоминани требований прерывани , блок приоритета , блок выдачи управл ющих сигналов в устройства ввода-вывода и первую группу элементов ИЛИ, выходы которых соединены с адресными входами блока пам ти микропрограмм, выходы которого соединены с информационными входами регистра микрокоманд, выходы полей операции, управлени запоминающими устройствами, адреса перехода, выбора источников ветвлени адресов, управлени работой мультиплексора, управлени дешифратором операций которого подключены соответственно к первомуA microprogram processor containing an operational block, microprogram memory block, microinstructions register, first, second and third multiplexers, synchronization block, counter, e-encoder of operations, communication register with memory devices, input and output registers with input devices output, group of trigger triggers for storing I / O requests, group of triggers for storing interrupt requests, priority block, control signal output unit to input / output devices and the first group of OR elements, output which are connected with the address inputs of the memory unit microprograms, outputs of which are connected to the data inputs of the microinstruction register fields outputs operation control memory devices, address transition, selecting branching source address, the control multiplexer, whose control decoder operations are respectively connected to the first
информационному входу операционногоinformation entry operating
блока, выходу управлени запоминающими устройствами процессора, первым входам элементов-ИЛИ первой группы, управл ющему входу первого мультиплексора , управл ющему входу второго мультиплексора, входу дешифратора операций , первый, второй, третий, четвертый , п тый, шестой и седьмой выходы которого соединены соответственно с входами установки в О триггеров запоминани требовани приостанова ввода-вывода группы, входами установки в О триггеров запоминани требований прерывани группы, синхровходом входного регистра св зи с устройствами ввода-вывода, синхровходом выходного регистра св зи с устройствами ввода- вывода,, информационным входом блока выдачи управл ющих сигналов в устройства ввода-вывода, управл ющим входом третьего мультиплексора, синхровходов регистра св зи с запоминающими устройствами , выход которого подключен к информационному входу счетчика, к втоblock, processor memory management output, first inputs of OR elements of the first group, control input of the first multiplexer, control input of the second multiplexer, input of the operation decoder, first, second, third, fourth, fifth, sixth and seventh outputs of which are connected respectively with the installation inputs in the About triggers of storing the request for suspending group I / O, the inputs of the installation in About the triggers of storing the interrupt group requirements, the synchronous input of the input communications register from the devices I / O, synchronous input output register of communication with input / output devices, information input of the control signal output unit to input / output devices, control input of the third multiplexer, synchronous inputs of communication register with memory devices, the output of which is connected to the information input counter to wto
10ten
1515
j- 25j- 25
ому информационному входу операционного блока, к первым информационным входам первого и третьего мультиплекоров , выход операционного блока соеинен с выходом адресации запоминаюих устройств процессора, первым инормационным входом второго мультипексора , информационным входом выходного регистра св зи с устройствами ввода-вывода, выход которого соединен с выходом информации в устройства ввода-вывода процессора, выход счетчика подключен к вторым информационным входам первого и третьего мультиплексоров , выходы которых соединены соответственно с вторыми входами элементов ИЛИ первой группы и выходом информации в запоминающие устройстваTo the information input of the operating unit, to the first information inputs of the first and third multiplexers, the output of the operating unit is connected to the output of addressing the memory of the processor, the first information input of the second multiplexer, the information input of the output communication register with input-output devices, the output of which is connected to the information output in the input-output devices of the processor, the output of the counter is connected to the second information inputs of the first and third multiplexers, the outputs of which are connected ootvetstvenno with the second inputs of OR elements of the first group and the output of information in memory devices
процессора , выходы триггеров заломи- 20 нани требований приостанова ввода-вывода группы и выходы триггеров запоминани требований прерывани группы соединены соответственно с первым и вторым входами блока приоритета, вы ход которого подключен к третьему информационному входу первого мультиплексора , а третий вход соединен с первым выходом блока синхронизации, второй выход которого подключен к входу 30 разрешени блока выдачи управл ющих сигналов в устройства ввода-вывода, а третий выход соединен с синхровходом регистра микрокоманд и с синхровхо- дом операционного блоке, третий инфор-дз мационный вход которого подключен кthe processor, the outputs of the zalomi triggers, the requirements for suspending the group I / O, and the outputs of the trigger triggers for storing the interrupt requirements are connected to the first and second inputs of the priority block, the output of which is connected to the third information input of the first multiplexer, and the third input is connected synchronization, the second output of which is connected to the input 30 of the resolution of the control signal output unit to the input-output devices, and the third output is connected to the synchronous input of the register of micro-commands and with the synchronization of the operating unit, the third information input of which is connected to
выходу входного регистра св зи с устройствами ввода-вывода, второй информационный вход второго мультиплексора соединен с первым информационным вхо- 0 дом процессора, выход второго мультипексора подключен к информационному входу регистра св зи с запоминающими устройствами выход бпока выдачи управл ющих сигналов в устройства ввода-вывода соединен с выходом управлени , устройствами ввода-вывода процессора , отличающийс тем, что. с целью повышени полноты конт45the output of the input register of communication with input-output devices, the second information input of the second multiplexer is connected to the first information input of the processor, the output of the second multiplexer is connected to the information input of the communication register with memory devices output of the output of control signals to input-output devices connected to the control output, processor input / output devices, characterized in that. in order to increase the completeness of the 45
10ten
1515
2525
20 30 дз 20 30 dz
0 450 45
рол , он содержит вторую и третью группы элементов ИЛИ,рервый и второй элементы И, первый и второй элементы ИЛИ, четвертый мультиплексор и триггер контрол , причем восьмой, дев тый, дес тый выходы дешифратора операций соединены соответственно с первым входом первого элемента И, первым входом первого элемента ИЛИ, входом установки в О триггера контрол , одиннадцатый выход дешифратора операций соединен с входом установки в 1 , триггера контрол и с первыми входами элементов ИЛИ второй и третьей групп, выходы которых подключены соответственно к входам установки в 1 триггеров запоминани требований приостанова ввода-вывода группы и входам установки в 1 триггеров запоминани требований прерывани группы, а вторые входы соединены соответственно с входом запроса приостанова и входом запроса прерывани процессора, второй информационный вход процессора соединен с первым информационным входом четвертого мультиплексора, выход которого подключен к информационному входу входного регистра св зи с устройствами ввода-вывода, второй информационный вход четвертого мультиплексора соединен с выходом выходного регистра св зи с устройствами ввода-вывода , управл ющий вход четвертого /, мультиплексора, четвертый информационный вход первого мультиплексора, первый вход второго элемента И подключены к пр мому выходу триггера контрол , инверсный выход которого соединен с .вторым входом первого элемента И, выходом соединенного с входом приема информации счетчика, счетный вход которого соединен с выходом первого элемента ИЛИ, вторым входом соединенного с выходом второго элемента И, выход выдачи управл ющих сигналов в устройства ввода-вывода соединен с входами второго элемента ИЛИ, выход которого подключен к второму входу второго элемента И,It contains the second and third groups of OR elements, the backup and second elements AND, the first and second elements OR, the fourth multiplexer and the control trigger, the eighth, ninth, tenth outputs of the operation decoder are connected to the first input of the first element AND, first the input of the first element OR, the installation input into the control trigger, the eleventh output of the operation decoder is connected to the installation input of 1, the control trigger and the first inputs of the elements of the second and third groups whose outputs are connected but to the inputs of the installation into 1 triggers of storing the group I / O request requirements and the inputs of the installation into 1 triggers of storing the group interrupt requests, and the second inputs are connected respectively to the input of the pause request and the processor interrupt request input, the second information input of the processor the multiplexer, the output of which is connected to the information input of the input register of communication with input-output devices, the second information input of the fourth multiplex The litter is connected to the output of the output register of communication with input-output devices, the control input of the fourth /, multiplexer, the fourth information input of the first multiplexer, the first input of the second element And are connected to the forward output of the control trigger, the inverse output of which is connected to the second input of the first AND element, the output connected to the information input of the counter, the counting input of which is connected to the output of the first OR element, the second input connected to the output of the second AND element, the output of the control signal fishing in I / O devices is connected to the inputs of the second OR element, the output of which is connected to the second input of the second AND element,
Фиг. гFIG. g
ФигЛFy
Пнер JTJ-UTJ4JTTJTJTJTJTJTJ jajTJlJTJT.JTJ-UTJ4JTTJTJTJTJTJTJ jajTJlJTJT.
Cvemn трак 41.Cvemn truck 41.
Зли 44Angry 44
ШSh
Признак Вывода $ ШSign of withdrawal $ W
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU874342851A SU1553984A1 (en) | 1987-12-14 | 1987-12-14 | Microprogram processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU874342851A SU1553984A1 (en) | 1987-12-14 | 1987-12-14 | Microprogram processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU1553984A1 true SU1553984A1 (en) | 1990-03-30 |
Family
ID=21342034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU874342851A SU1553984A1 (en) | 1987-12-14 | 1987-12-14 | Microprogram processor |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU1553984A1 (en) |
-
1987
- 1987-12-14 SU SU874342851A patent/SU1553984A1/en active
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6258028B2 (en) | ||
| JPS6319854Y2 (en) | ||
| US4047245A (en) | Indirect memory addressing | |
| US5185880A (en) | Stored instructions executing type timing signal generating system | |
| SU1553984A1 (en) | Microprogram processor | |
| US5021990A (en) | Output pulse generating apparatus | |
| EP0290467A1 (en) | Apparatus and method for a microprogrammed data processing system having a plurality of control stores | |
| CN116306953B (en) | Real-time measurement and control system architecture of quantum physical experiment platform | |
| SU1215114A1 (en) | Interface for linking computer with using equipment | |
| US3905021A (en) | Circuit arrangement for interpreting the content of a register as an instruction | |
| SU1005047A1 (en) | Input/output channel microprogram control device | |
| SU913361A1 (en) | Digital computer input-output device | |
| SU1425706A1 (en) | Device for computing the matrix of function | |
| SU1430962A1 (en) | Computing device | |
| SU890401A1 (en) | Key-operated electronic computer | |
| SU641434A1 (en) | Device for programme-interfacing of electronic computers | |
| SU1425680A2 (en) | Device for test control of digital units | |
| EP0107447A2 (en) | Computer data distributor | |
| SU1070536A1 (en) | Swapping device | |
| SU1312573A1 (en) | Device for generating addresses of commands and data | |
| SU809145A1 (en) | Interfacing device for computers | |
| SU798838A1 (en) | Microprogramme control device | |
| SU1129613A1 (en) | Addressing device for multiprocessor computer | |
| SU886000A1 (en) | Device for interrupt processing | |
| SU1254495A1 (en) | Interface for linking central processor unit with group of arithmetic processor units |