SU1525616A1 - Цифровой фазовращатель - Google Patents
Цифровой фазовращатель Download PDFInfo
- Publication number
- SU1525616A1 SU1525616A1 SU884380297A SU4380297A SU1525616A1 SU 1525616 A1 SU1525616 A1 SU 1525616A1 SU 884380297 A SU884380297 A SU 884380297A SU 4380297 A SU4380297 A SU 4380297A SU 1525616 A1 SU1525616 A1 SU 1525616A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- inputs
- outputs
- bits
- frequency divider
- input
- Prior art date
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Цифровой фазовращатель может быть использован в качестве ииполнительного элемента систем автоматического регулировани по фазе, частоте и временной задержке. Целью изобретени вл етс расширение диапазона регулировани фазы выходного сигнала, что обеспечиваетс введением в устройство блока 4 управлени и управл емого делител 5 частоты, K-M выходов младших разр дов из K разр дов которого соединены с вторыми входами K-M младших разр дов сумматора 3, вторые входы M старших разр дов которого соединены с выходами блока 4 управлени , сигнальные входы которого соединены с выходами старших разр дов управл емого делител 5 частоты, информационные входы подключены к шине входного сигнала, а его тактовый вход соединен с вторым тактовым входом устройства. При этом управл ющие входы блока 4 управлени соединены с шиной входного кода. Устройство содержит также делитель 1 частоты и выходной блок 2. 4 ил.
Description
31
; Изобретение относитс к радиотех- I нике и может, быть использовано в ка- |честве испол1игельного элемента сие- :тем автоматического регулировани по частоте, фазе или временной задержке, i Целью изобретени вл етс расширение диапазона регулировки фазы.
На фиг. 1 приведена функциональна схема предлагаемого устройства , на фиг. 2 - пример конкретного вьтолне- ни управл емого делител частоты, на фиг. 3 - пример конкретного вьтол- нени блока управлени ; на фиг.4 - эп1оры, по сн ющие работу предпагае- мого устройства.
Предлагаемый цифровой фазовращатель (фиг. 1) содержит делитель 1 частоты, выходы которого соединены с первыми входами выходного блока 2, вторые входы которого соединены с выходами m старших разр дов сумматора 3 первые входы k разр дов которого подключены к шине входного кода, а вторые входы m старших разр дов суммато- pia 3 соединены с выходами блока 4 управлени , информационные входы кото-, рого соединены с выходами m старших разр дов управл емого делител 5 частоты , выходы k-m младших разр дов из k старших разр дов которого подключены к входам младших разр дов сумматора 3, причем тактовые входы делител 1 частоты и управл емого делител 5 частоты соединены Соответственно с пм первого и второго тактовых сигналов , а информационные входы делител 5 частоты и управл ющие входы блока 4 управлени подключены к шине входного кода.
Делитель 5 частоты (фиг. 2) вьшол- нен -в виде накапливающего сумматора, тактовый и информационный входы которого вл ютс соответствующими входами управл емого делител 5 частоты а выходы накапливанщего сумматора вл ютс выходами делител 5 частоты.
Блок 4 управлени (фиг. 3) содержит набор 6 из схем 2И, набор 7 из m схем 2И-НЕ и т-канальньй коммута- тор (2 в 1) 8. Первые входы наборов 6 и 7 соединены с m информационными входами блока 4 управлени , а их вторые входы соединены.с первым входом управлени блока4 управлени ,причем / выходы набора 6 и выходы набора 7 подключены соответственно к первым и вторым информационным входам коммутатора 8, m выходов которого вл -
16,4
ютс выxoдa ш блока 4 управлени , и управл ю1ще входы коммутатора 8 соединены соответствующими входами блока 4 управлени .
Устройство работает следующим образом .
Импульсы с периодом следовагш fg поступают на тактовый вход управл емго делител 5 частоты. При этом состо ние разр дов делител 5 частоты измен етс (фиг. 4а) с периодом
гр
АЗ f
(1)
где f, - втора тактова частота,
X - коэффициент делени управл емого делител 5 частоты, величина которого задаетс значением кода на информационных входах делител 5 частоты ,о При изменении кода на информационных входах делител 5 частота сигнала на выходе его последнего разр да измен етс от э мо1кс г (при ). до Э wtiH f 2 (при ) с минимальным дискретом uf -2, где 1 - число разр дов делител 5 частоты.
На фиг. 4а показаны значени периодов Тд дл трех значений кода 1 (1-2. 1 1) на входах делител 5 соответственно в зонах I-III,
Сигналы с выходов (k-m) младших разр дов и-з k старших разр дов делител . 5 частоты поступают непосредственно на входы соответствующих разр дов сумматора 3. Сигналы с выходов m старщих разр дов делител 5 частоты так же приход т на входы m старших разр дов сумматора 3, но через блок 4 управлени . Блок 4 управлени обеспечивает в соответствии с сигналом управлени на его первом управл ющем входе замьпсание либо размыкание цепей прохождени m сигналов от делител 5 частоты на входы старших разр дов сумматора 3. Если эти цепи замкнуты, то состо ни разр дов сумматора 3 измен етс с периодом, равным Т-д. При этом состо ни разр дов сумматора 3 повтор ют состо ни делител 5 с задержкой , величина которой определ етс значением кода k на первых входах сумматора 3 (фиг. 4б).
На фиг. 4б показаны значени этой задержки дл трех значений кода k
51525616
(k ) дл казкдого из трех значений Тд в зонах I-III.
При изменении кода на первых входах сумматора 3 задержка периодического сигнала на выходе сумматора 3 измен етс в пределах О до 2 с мини мальным дискретом
,-(VH)
5 (
2) 10
где Y и V - номера пар импульсов, попадающие на моменты коммутации в блоке 2, при
чем -Ji Тогда, определив сумму конечного р 2Гда (1-1), получаем
tf, -I--.
(4)
Сигналы с ш старпшх разр дов сумматора 3 поступают на вторые входы выходного блока 2, обеспечива последовательное подключение к выходу бло- 15 ка 2 каждого из 2 сигналов частоты f, поступающих на первые входы блока 2 с выходов делител 1 частоты, которые формируютс при подаче te его тактовый вход опорного сигнала . 20
.т fo f, 2 .(3)
При этом сигналы на выходах делите- Значение Cf, из (4) указано на фиг.4л л 1 частоты сдвинуты по фазе друг от-25 сплошной пр мой.
носительно друга (фиг. 4в, г, д. е) изменении фазы сигнала fg на
на дискрет 2 ii-2 .
За период Тд последовательна обход тс 2 состо ний сигнала f , и в итоге сигнал получает приращение 30 фазы 2 ir за врем Тд, которое соответ- ствует периоду изменени состо ни k-oro разр да сумматора 3 (фиг. 4з) и двум периодам срабатывани (k-1).-oro разр да сумматора 3 (фиг. 4ж).35 среднего за период f значени
В результате средн частота выходу сигнала
кого сигнала (фиг. 4и) уменьшаетс (или 1 ,k v ,.. . 2 -2f,-2 2 -2j, 2 It ,,4 Utf „„ -II2 - -2Tf (6)
выходе сумматора 3 на величину Лср согласно (2) происходит изменение на единицу значени У . Тогда получаем
Гр . 2 l2|L:2
Чг 22
(5)
увеличиваетс ) на величину fg
и сравнива (4) и (5), получаем изме
2 - число импульсов на-периоде f, k - число разр дов сумйатора 3. Значени tf; приведены на фиг, 4л (точки перелома сплошной ломаной). Тогда за период fj получаем
ч
2) 10
где Y и V - номера пар импульсов, попадающие на моменты коммутации в блоке 2, причем -Ji Тогда, определив сумму конечного р 2Гда (1-1), получаем
tf, -I--.
(4)
Р изменении фазы сигнала fg на
среднего за период f значени
выходе сумматора 3 на величину Лср согласно (2) происходит изменение на единицу значени У . Тогда получаем
Гр . 2 l2|L:2
Чг 22
(5)
среднего за период f значени
и сравнива (4) и (5), получаем изме
60IX
f
9
где f,, --При этом сложение или вычитание частот может обеспечиватьс инверсией в блоке 4 управлени значений m сигналов старших разр дов делител 5 с помощью переключени коммутатора 8.
Определим теперь среднее за период Тд значение фазы сигнала fg. (фиг. 4и) относительно опорной довательности той же частоты f fgt,ix (фиг. 4к)
2-.
-1
где ср - разность задержек попарно
вз тых импульсов последовательностей fgo, f on ;
1
Следовательно, при изменении кода на входе сумматора 3 на единицу младшего разр да происходит изменение фазы выходного сигнала- с минимальным дискретом , который, как ив прототипе , равен йС||„„„ 2 «--2 .
На фиг. 4 ж,з пунктиром показан
сдвиг на -г- сигнала fg на выходе
сумматора 3. На фиг. 4и ниже оси абсцисс приведена получающа с при этом последовательность импульсов f,, . На фиг. 4л дл этого случа пунктирной ломаной соединены значени Ц) и пунктирной пр мой указано значегте
Ч-,- ,
Определим теперь максимально возможное значение с:двига частоты вык млкг и выходе объекта. Пусть
на входе делител 1 частота сигнала
i f,,, тогда .
f;2 (7)
В соответствии с anroigijTMOM работы предлагаемого усхрейства два различных состо ни сигнала на шлходе cytf, матора 3 должны быть разнесены во вре мёни не менее, чем на период частоты f, следовательно период изменени состо ни Младшего из m старших разр дов сумматора 3 должен быть не мене двух перирдов частоты fg. В старшем из разр дов сумматора 3 этот период будет в 2 раз больше, а частота сигнала на его выходе будет в этом случае ограничена сверху
f 3 V 2
.tn
(8)
Но в соответствии с алгоритмом работы устройства
Ч .uf
6ЫХ
и тогда, в силу (7) и (8).
МО КС
-т
(9) 30
Сравним if jyb,x MctKc прототипе и в предлагаемом устройстве в одинаковых услови х, т.е. при одинаковых f и fj и при m 2, дл k 2,3,4 получа- ем в прототипе
f
--t
-б
.8ЫХ ЛАЯ КС
f, 2 ; fv 2-; f, 2 ° (10)
в предлагаемом устройстве согласно 40 (9)
вы ллокс
const 2
Ч
(11)
Из сравнени (10) и (11) следует, что при k 2 предлагаемое устройство и прототип обеспечивают равные диапазоны управлени частотой. Но в этом случае k-2 0, что делает невозможной реализа;цию прототипа, так
как он содержит счетчик 6, дл существовани которого должно выполн тьс k 2.,
А дл любых k 2 предлагаемое устройство обеспечивает больший диапазон регулировки частоты, чем прототип, причем
2 „.- -2
(12)
Следовательно, по сравнению с прототипом , предлагаемое устройство обеспечивает расширение диапазона регулировки фазы.
Claims (1)
- Формулаиз обр етениЦифровой фазовращательj содержащий делитель частоты, тактовый которого подключен к клемме первого тактового входа устройства, а выходы делител частоты соединены с первыми входами выходного блока, вторые входы которого соединены с m выходами CJTM- матора, k первых входов которого подключены к шине входного кода, причем . выход выходного блока соединен с выходной шиной устройства, о т л и - ч а ю щ и и е тем, что, с целью расширени диапазона регулировани в него введены блок управлени и управл емый -делитель частоты, k-m выходов младших разр дов из k разр дов которого соединены с вторыми входами k-m младших разр дов сумматора, вторые входы m старших разр дов которого соединены с выходами блока управлени , сигнальные входы которого соединены с выходами m старших разр дов управл емого делител частоты, информационные входы которого подключены к шине входного кода, а его тактовый вход подключен к шине второго тактового входа устройства, причем управ- л ю1цие входы блока управлени подключены к шине входного кода.Фиг.ЗёВдеV-II I t Г I I tI I Г If I HI I Г I 1 I11 I ll I It t I I I I IiLL I it i tille -JLJUt jyn ll rt 1 I t Г IФиг,
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884380297A SU1525616A1 (ru) | 1988-02-17 | 1988-02-17 | Цифровой фазовращатель |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884380297A SU1525616A1 (ru) | 1988-02-17 | 1988-02-17 | Цифровой фазовращатель |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1525616A1 true SU1525616A1 (ru) | 1989-11-30 |
Family
ID=21356408
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU884380297A SU1525616A1 (ru) | 1988-02-17 | 1988-02-17 | Цифровой фазовращатель |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1525616A1 (ru) |
-
1988
- 1988-02-17 SU SU884380297A patent/SU1525616A1/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 1027639, кл. G 01 R 25/04, 1982. Авторское свидетельство СССР № 1026300, кл. Н 03 К 13/20, 1982. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN100424992C (zh) | 级联的延迟锁定环路 | |
SU1525616A1 (ru) | Цифровой фазовращатель | |
US4295098A (en) | Digitally adjustable phase shifting circuit | |
US4535461A (en) | Digital clock bit synchronizer | |
US4389637A (en) | Digital to analog converter | |
SU365014A1 (ru) | Устройство дискретной автоматической перестройки частоты | |
SU976503A1 (ru) | Перестраиваемый делитель частоты | |
SU1012444A1 (ru) | Устройство фазовой автоподстройки частоты | |
SU993150A1 (ru) | Фазовращатель | |
SU1425813A1 (ru) | Цифроаналоговый фазовращатель | |
SU1596266A1 (ru) | Устройство дл измерени отношени частот последовательностей импульсов | |
SU1302424A1 (ru) | Способ управлени фазой колебаний генератора и устройство дл его осуществлени | |
RU2019032C1 (ru) | Преобразователь перемещения в код | |
SU1046942A1 (ru) | Устройство синтеза частот | |
SU1730719A1 (ru) | Цифровой синтезатор частоты | |
SU1443173A1 (ru) | Устройство фазовой автоподстройки частоты | |
SU1584105A2 (ru) | Синтезатор частот | |
SU1256133A1 (ru) | Синтезатор частот | |
SU1469554A1 (ru) | Цифровой синтезатор частот | |
SU1144088A1 (ru) | Задающее устройство дл цифрового след щего привода | |
SU1042058A1 (ru) | Преобразователь угла поворота вала в код | |
SU752186A1 (ru) | Фазовращатель | |
SU1525880A1 (ru) | Устройство формировани сигналов | |
SU1552343A1 (ru) | Цифровой синтезатор частот | |
SU873382A1 (ru) | Цифровой генератор гармонических колебаний |