SU1522398A1 - Frequency divider by 11 - Google Patents

Abstract

Изобретение относитс  к импульсной технике и может быть использовано при построении хронизаторов, цифровых синтезаторов частоты и т.п. Цель изобретени  - получение выходного сигнала со скважностью, равной двум - достигаетс  путем введени  в делитель элементов И 10, 11, элементов ИЛИ 12, 13, элемента НЕ 14 и образовани  новых функциональных св зей. Кроме того, делитель содержит четыре JK-триггера 1, 2, 3, 4, элементы И 5, 6, тактовую 7 сброса 8 и выходную 9 шины. 1 з.п. ф-лы, 1 ил.The invention relates to a pulse technique and can be used in the construction of chronizers, digital frequency synthesizers, etc. The purpose of the invention is to obtain an output signal with a duty cycle equal to two - achieved by introducing AND 10, 11 elements OR 12, 13, HE 14 elements into the divider, and forming new functional connections. In addition, the divider contains four JK-flip-flops 1, 2, 3, 4, elements And 5, 6, clock 7 reset 8 and output 9 tires. 1 hp f-ly, 1 ill.

Description

(Л(L

Изобретение относитс  к импульс- ной технике и может быть использова o при построении хронизаторов, цифровых синтезаторов частоты и т.п.The invention relates to a pulse technique and can be used to construct chronizers, digital frequency synthesizers, and the like.

Цель изобретени  - получение вы . ходного сигнала со скважностью равThe purpose of the invention is to get you. signal with a duty cycle equal to

ной двум.Noah two.

На чертеже приведена электрическа  функциональна  схема устройства.The drawing shows an electrical functional circuit diagram of the device.

Делитель частоты на одиннадцать содержит четыре IK-триггера , первый и второй элементы И 5 и 6, счетные входы первого, второго и третье- го 1К-триггеров 1-3 соединены с тактовой шиной 7 устройства, входы R первого, второго, третьего и четвертого 1К-триггеров 1-4 соединены с шиной 8 сброса устройства пр мой выход первого 1К-триггера 1 соединен с входом второго 1К-триггера 2, пр мой выход которого соединен с К-Бходом первого 1К-триггера 1,1- входом третьего 1К-триггера 3 и с первым входом первого элемента ИЗ, второй вход которого соединен с инверсным входом первого 1К-триггера 1, инверсный выход третьего 1К-триг гера 3 соединен с К-входом второго 1К-триггера 2 и первым входом второго элемента И 6, а К-вход соединен с выходной шиной 9 устройства и пр мым выходом четвертого 1К-триггера 4, инверсный выход второго 1К-триг- гера 2 соединен со вторым входом второго элемента И 6, содержит также третий и четвертый элементы И 10 и 11, первый и второй элементы ИЛИ 12 и 13 и элемент НЕ 14, вход которого соединен с тактовой шиной 7 устройства и третьим входом второго элемен- та И 6, а выход соединен с первым входом третьего элемента И 10, второй вход которого соединен с выходом четвертого элемента И 11, первый и .. второй входы которого соединены с пр мыми выходами соответственно первого и второго ХК-триггера 1 и 2, третий вход с пр мым выходом третьего IK-триггера 3, а четвертый вход с первым входом первого элемента ИЛИ 12 и инверсным выходом четвертот- го 1К-триггера 4, вход К которого соединен с шиной логической единицы, а счетный вход соединен с выходом второго элемента ИЛИ 13, первый и второй входы которого соединены с выходами соответственно второго и третьего элементов И 6 и 10, четверThe frequency divider by eleven contains four IK-triggers, the first and second elements And 5 and 6, the counting inputs of the first, second and third 1K-triggers 1-3 are connected to the device clock bus 7, the inputs R of the first, second, third and fourth 1K flip-flops 1-4 are connected to a reset bus 8; a direct output of the first 1K-flip-flop 1 is connected to the input of the second 1K-flip-flop 2, the direct output of which is connected to the K-Bhod of the first 1K-flip-flop 1.1 - input of the third 1K- trigger 3 and with the first input of the first element IZ, the second input of which is connected to the inverse input m of the first 1K flip-flop 1, the inverse output of the third 1K-flip-flop 3 is connected to the K-input of the second 1K-flip-flop 2 and the first input of the second element And 6, and the K-input is connected to the output bus 9 of the device and the direct output of the fourth 1K- trigger 4, the inverse output of the second 1K-trigger 2 is connected to the second input of the second element AND 6, also contains the third and fourth elements AND 10 and 11, the first and second elements OR 12 and 13 and the element 14, whose input is connected to the clock bus 7 device and the third input of the second element And 6, and the output is connected to the first input of the third element I 10, the second input of which is connected to the output of the fourth element I 11, the first and the second inputs of which are connected to the direct outputs of the first and second XK-flip-flop 1 and 2, respectively, the third input with the direct output of the third IK-flip-flop 3 and the fourth input with the first input of the first element OR 12 and the inverse output of the fourth fourth 1K flip-flop 4, input K of which is connected to the bus of a logical unit, and the counting input connected to the output of the second element OR 13, the first and second inputs of which are connected to the outputs respectively second and third And lementov 6 and 10, four

тый вход второго элем;ента И 6 соединен с инверсным выходом первого 1К-триггера 1, вход I которого соединен с выходом первого элемента ИЛИ 12,второй вход которого соединен с выходом первого элемента И 5, третий вход которого соединен с инверсным выходом третьего 1К-тригге- ра 3.The second input of the second element is connected to the inverse output of the first 1K flip-flop 1, input I of which is connected to the output of the first element OR 12, the second input of which is connected to the output of the first element 5, the third input of which is connected to the inverse output of the third 1K- trigger 3.

Работа устройства полностью описываетс  логическими уравнени ми дл  I- и К-входов его триггеров.The operation of the device is fully described by the logical equations for the I and K inputs of its triggers.

По сигналу Сброс на шине 8 все триггеры делител  устанавливаютс  в исходное нулевое положение, т.е. состо ни  выходов равны:On a reset signal on bus 8, all the triggers of the divider are set to their initial zero position, i.e. state of outputs are equal to:

QI Qe Q,} Q4 О 000QI Qe Q,} Q4 О 000

При этом, на выходах элементов И и ИЛИ 11 и 13 присутствует нулевой уровень, на выходе элемента ИЛИ 12 высокий уровень.At the same time, at the outputs of the elements AND and OR 11 and 13 there is a zero level, at the output of the element OR 12 a high level.

По вл ющийс  на выходе элемента ИЛИ 13 импульс (через второй элемент и), синхронный первому тактовому (положительному) импульсу поступающему с шины 6, подтверждает нулевое . i. состо ние четвертого 1К-триггера 4.The pulse appearing at the output of the element OR 13 (through the second element and), synchronous to the first clock (positive) pulse arriving from the bus 6, confirms zero. i. state of the fourth 1K flip-flop 4.

При поступлении п ти импульсов тактовой частоты по их срезу (отрица тельным перепадам) 1К-триггеры 1-4 переключаютс  последовательно в следующие состо ни :When five clock pulses arrive at their cut-off (negative ramps), the 1K triggers 1-4 switch sequentially to the following states:

1 1eleven

О 1 1About 1 1

ОABOUT

1one

о о 1about about 1

о о 1 1 1about o 1 1 1

о о о о оoh oh oh oh

иand

После этого на вьпсоде элемента 11 по вл етс  уровень логической 1, поступающий на 1-вход четверто- го 1К-триггера 4, который по срезу импульса, формирующегос  на выходе элемента ИЛИ 13 (черел третий элемент И 10), переключаетс  в единичное состо ние. Так как срез этого импульса соответствует фронту шестого тактового импульса;, то переключение четвертого 1К-триггера 4 происходит через 5,5 тактов частоты импульсов с шины 7 устройства. После взведени  четвертого IK-триггера 4 на выходе элемента И 11 устанавливаетс  нулевой уровень, на выходе элемента ИЛИ 1 2 также нулевой уровень, которьп при единичном уровне на вхог де К первого 1К-триггера 1 по срезуAfter that, at the output of element 11, a logic level 1 appears at 1-input of the fourth 1K-flip-flop 4, which, by the cut of the pulse generated at the output of the OR 13 element (cheryl the third element 10), switches to one state . Since the cut-off of this pulse corresponds to the front of the sixth clock pulse, then the fourth 1K-flip-flop 4 switches over 5.5 cycles of pulse frequency from the bus 7 of the device. After the fourth IK flip-flop 4 is set, the output level of the AND 11 element is set to zero, the output of the OR 1 2 element also has a zero level, which at the unit level at input K of the first 1K flip-flop 1 is cut off

шестого тактового импульса обеспечивает его переключение в нулевое по ложение, одновременно в противоположное (нулевое) положение переключаетс  и третий 1К-триггер 3, так как на его входах I и К присутствуют единичные уровни, т.е. по шестому тактовому импульсу состо ние 1К-триггеров . будет следующим:the sixth clock pulse ensures that it switches to the zero position, while the third 1K-flip-flop 3 switches to the opposite (zero) position at the same time, since its inputs I and K contain unit levels, i.e. on the sixth clock pulse, the state of 1K-flip-flops. will be as follows:

Q Qi Qj Q4Q Qi Qj Q4

01010101

По этому состо нию на выходе элемента ИЛИ 12 (через первый элемент из) формируетс  единичный уровень, поступающий на вход I первого IK- триггера 1,и обеспечивающий его переключение (по срезу седьмого тактовог го импульса) в единичное положение, после чего на выходе элемента ИЛИ 12 устанавливаетс  нулевой уровень.According to this state, at the output of the element OR 12 (through the first element of) a single level is formed, which arrives at the input I of the first IK flip-flop 1, and ensures its switching (after the seventh clock pulse) to the single position, and then at the output of the element OR 12 is set to zero.

С седьмого по дес тый тактовые импульсы 1К-триггеры делител  пройдут состо ни :From the seventh to the tenth clock pulses, the 1K divider triggers will pass:

QI Qi-Q Q4. QI Qi-Q Q4.

10111011

1101 001 11101 001 1

о о о 1about about about 1

При нулевых состо ни х первых тре 1К-триггеров 1-3 через второй элемент И 6 на выход элемента 13 поступает одиннадцатый тактовый импуль по срезу которого четвертый 1К-триг- гер 4 обнул етс  и делитель устанав ливаетс  в исходное состо ние.In the zero states of the first three 1K-flip-flops 1-3, through the second element 6 and 6, the eleventh clock pulse is sent to the output of element 13, the fourth 1K-trigger 4 is zeroed and the divider is reset.

Таким образом, на пр мом выходеThus, at the direct output

четвертого 1К-триггера 4, а следовательно , на выходной шине 9 делител  частоты 11 на 1К-триггерах, формиру етс  симметричный сигнал (типа меандр), длительность полупериода которого paBija 5,5 периодам входной тактовой частоты.the fourth 1K flip-flop 4, and therefore, on the output bus 9 of the splitter frequency 11 on the 1K flip-flops, a symmetrical signal (such as a square wave) is formed, the half-time of which paBija is 5.5 periods of the input clock frequency.

Claims (1)

Формула изобре. тени Formula invented the shadows Делитель частоты на 11, содержащий четыре 1К-триггера и два элемента И, счетные входы первого, второго и третьего 1К-триггеров соединены с тактовой шиной Делител , R-входы первого, второго,.третьего И четверThe frequency divider on 11, containing four 1K-flip-flops and two elements And, the counting inputs of the first, second and third 1K-flip-flops are connected to the clock bus Divider, R-inputs of the first, second, third And four QQ 5 0 50 5five О ABOUT Q Q 5 five 0 0 5five того 1К-триггеров соединены с шиной сброса делител , пр моый выход первого 1К-триггера соединен с 1-входом второго 1К-триггера, пр мой выход которого соединен с К-входом первого 1К-триггера, 1-входом третьего IK- триггера и с первым входом первого элемента И, второй вход которого соединен с инверсным выходом первого 1К-триггера, инверсный выход третьего 1К-триггера соединен с К-входом второго 1К-триггера и первым.входом второго элемента И, а К-вход соединен с выходной шиной делител  и пр мым выходом четвертого 1К-триггера, инверсньш выход второго 1К-триггера соединен с . вторым входом второго элемента И, отличающийс  тем, что, с целью обеспечени  возможности получени  импульсов скважности выходных импульсов, равной двум, в него введены третий и четвертый элементы И, первый и второй элементы ИЛИ и элемент НЕ, вход которого сое динен с тактовой шиной делител  и третьим входом второго элемента И, а выход соединен с первым входом третьего элемента И, второй вход которого соединен с выходом четвертого элемента И, первый и второй входы которого соединены с пр мыми выходами соответственно первого и второго 1К-триггеров, третий вход - с пр мым выходом третьего 1К-триггера, а четвертый вход - с первым входом первого элемента ИЛИ и инверсным выходом четвертого 1К-триггера, К-вход которого соединен с шиной логической единицы, а счетный вход - с выходом второго элемента ИЛИ, первый и второй входы которого соединены с выходами соответственно второго и третьего элементов И, при этом четвертый вход второго элемента И соединен с инверсным выходом первого 1К-триггера, 1-вход которого соединен с выходом первого элемента ИЛИ, второй вход которого соединен с выходом первого элемента И, третий вход которого соединен с инверсным выходом третьего 1К-триггера.In addition, the 1K-flip-flop is connected to the divider reset bus; the direct output of the first 1K-flip-flop is connected to the 1 input of the second 1K flip-flop, the direct output of which is connected to the K-input of the first 1K flip-flop, 1-input of the third IK flip-flop and the first input of the first element I, the second input of which is connected to the inverse output of the first 1K-flip-flop, the inverse output of the third 1K-flip-flop is connected to the K-input of the second 1K-flip-flop and the first input of the second element I, and the K-input is connected to the output bus of the divider and direct output of the fourth 1K flip-flop, inverse output of the second about 1K-flop is connected to. the second input of the second element AND, characterized in that, in order to enable the output pulse pulses to be equal to two, the third and fourth AND elements are entered into it, the first and second OR elements and the NOT element whose input is connected to the clock bus of the divider and the third input of the second element is And, and the output is connected to the first input of the third element And, the second input of which is connected to the output of the fourth element And, the first and second inputs of which are connected to the direct outputs of the first and second 1K-tr respectively the third input - with the direct output of the third 1K-flip-flop, and the fourth input - with the first input of the first element OR and the inverse output of the fourth 1K-flip-flop, whose K-input is connected to the bus of the logical unit, and the counting input - with the output of the second element OR, the first and second inputs of which are connected to the outputs of the second and third elements AND, respectively, while the fourth input of the second element AND is connected to the inverse output of the first 1K flip-flop, the 1st input of which is connected to the output of the first OR element, the second input of which is connected to the output of the first element And, the third input of which is connected to the inverse output of the third 1K-flip-flop.