SU1515164A1 - Device for addressing a memory - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при построении систем пам ти микроЭВМ. ЦЕЛЬЮ ИЗОБРЕТЕНИЯ ЯВЛЯЕТСЯ РАСШИРЕНИЕ ФУНКЦИОНАЛЬНЫХ ВОЗМОЖНОСТЕЙ ЗА СЧЕТ АППАРАТНОГО ФОРМИРОВАНИЯ АДРЕСА СПИСКА. ПОСТАВЛЕННАЯ ЦЕЛЬ ДОСТИГАЕТСЯ ПУТЕМ ВВЕДЕНИЯ В СОСТАВ УСТРОЙСТВА РЕГИСТРОВ 4...11, СУММАТОРОВ 18...20, МУЛЬТИПЛЕКСОРОВ 12...16 И ДЕШИФРАТОРА АДРЕСА 17. ПРИ ЭТОМ ОСУЩЕСТВЛЯЕТСЯ МНОГОСТУПЕНЧАТЫЙ ДОСТУП К ЯЧЕЙКАМ СИСТЕМНОЙ ПАМЯТИ С ПОМОЩЬЮ КОСВЕННОЙ АДРЕСАЦИИ, ЧТО ПОЗВОЛЯЕТ ОБЕСПЕЧИТЬ АДРЕСАЦИЮ МАССИВА ПО НАЧАЛЬНОМУ АДРЕСУ БАЗЫ, ВСЛЕДСТВИЕ ЧЕГО ФОРМИРОВАНИЕ АДРЕСОВ ПРОИСХОДИТ ВНЕ ЦЕНТРАЛЬНОГО ПРОЦЕССОРА. 2 ИЛ.The invention relates to computing and can be used in the construction of microcomputer memory systems. THE PURPOSE OF THE INVENTION IS THE EXPANSION OF FUNCTIONAL CAPABILITIES BY HARDWARE OF THE LIST ADDRESS. DELIVERED MEMBERSHIP MASSIVE ADDRESS TO THE INITIAL ADDRESS OF THE BASE, WHICH FORMED ADDRESSES FORMATION HAPPENS OUT OF THE CENTRAL PROCESSOR. 2 IL.

Description

Шина адреса Шина данных.Bus address Bus data.

ШинаTire

пра&ени rules

ii

(Л(L

Изобретение относитс  к вычислительной технике и может быть использовано при построении систем пам ти микроэвм.The invention relates to computing and can be used in the construction of microcomputer memory systems.

Целью изобретени   вл етс  расширение функциональных возможностей за счет аппаратного формировани  адреса списка.The aim of the invention is to extend the functionality by hardware forming the address of the list.

На фиг. 1 приведена функциональна  схема устройства на фиг. 2 - мультиплексор .FIG. 1 shows a functional diagram of the device in FIG. 2 - multiplexer.

Устройство (фиг. 1) содержит регистры 1-11 с первого по одиннадцатый, мультиплексоры 12-16 с первого по п тый , дешифратор 17 адреса, четвертый 18, третий 19, второй 20 и первый 21 сумматоры.The device (Fig. 1) contains registers 1-11 from the first to the eleventh, multiplexers 12-16 from the first to the fifth, the address decoder 17, the fourth 18, the third 19, the second 20 and the first 21 adders.

Устройство работает следующим образом .The device works as follows.

Возможны три режима работы устройства .There are three modes of operation of the device.

1. Непосредственна  адресаци . По входной (внутренней) шине адрес а регистр-защелку 2 поступает шестнад цатиразр дный адрес  чейки системной пам ти, в котором осуществл етс  его хранение. на первые входы регистров 3-6 по шине данных подаетс  шестнадцатиразр дный нулевой код. Од- новременно с этим на вход дешифратора 17 адреса поступает адресна  комбинаци , в соответствии с которой выбираетс  первый выход данного блока. По внутренней шине управлени  на другой вход дешифратора 17 адреса поступает управл ющий сигнал. С приходом управл ющего сигнала на первом выходе дешифратора 17 формируетс  стробирующий .импульс, поступающий на вход записи регистра 3. Информаци , наход ща с  на входе регистра 3, запоминаетс  в нем.1. Direct Addressing. On the input (internal) bus address and the register-latch 2, there is a six-caddress address of the cell of the system memory in which it is stored. A sixteen-bit zero code is applied to the first inputs of registers 3-6 over the data bus. At the same time, the address combination arrives at the input of the address decoder 17, in accordance with which the first output of this block is selected. The internal control bus to the other input of the address decoder 17 receives a control signal. With the arrival of the control signal, at the first output of the decoder 17 a strobe pulse is generated, which arrives at the input of the register entry 3. The information at the input of the register 3 is stored in it.

Аналогично на второй вход дешифратора 17 поступают адресные комбина- ции, выбирающие последовательно 2-й, 3-й и 4-й его выходы. В результате этого нулевой код, поступающий на 4-й, 5-й и 6-й входы регистров, эаSimilarly, the second input of the decoder 17 receives the address combinations that select its 2nd, 3rd, and 4th outputs in succession. As a result, the zero code arriving at the 4th, 5th, and 6th inputs of registers, EA

поминаетс  в них. Далее по внутренcommemorated in them. Further on

ней шине данных на входы регистров 7-11 подаютс  четырехразр дные коды управлени  мультиплексорами 12-16. Одновременно по внутренней шине адреса на второй вход дешифратора тупает адресна  комбинаци , выбирающа  п тый выход этого дешифратора, а по внутренней шине управлени  - сигнал стробировани  дешифратора 17,There, the data bus at the inputs of registers 7-11 is supplied with four-bit control codes for multiplexers 12-16. At the same time, the address combination that selects the fifth output of this decoder stumbles over the internal address bus to the second input of the decoder, and the strobe signal of the decoder 17 via the internal control bus,

о Q about Q

5 five

5five

00

формирующего стробирующий импульс дл  регистров 7-11, с приходом которого коды управлени  схемами мультиплексировани  защелкиваютс  в этих регистрах . Управл ющие коды поступают с выходов этих регистров на управл юшле входы мультиплексоров 12-16, коммутируют их таким образом, что информаци , хран ща с  в регистрах 2-6, проходит через них на входы сумматоров 18-21 без изменени .a strobe pulse for registers 7-11, with the arrival of which the multiplexing control codes are latched into these registers. The control codes come from the outputs of these registers to the control inputs of the multiplexers 12-16, commute them so that the information stored in registers 2-6 passes through them to the inputs of the adders 18-21 without change.

Результат операции сложени  с выхода сумматора 18 подаетс  на первый вход сумматора 19 (аналогично дл  сумматоров 19-21). Б результате этих операций , на выходе сумматора 21 формируетс  физический адрес  чейки системной пам ти, который запоминаетс  в регистре 1.The result of the add operation from the output of the adder 18 is fed to the first input of the adder 19 (similarly for the adders 19-21). As a result of these operations, at the output of the adder 21, the physical address of the system memory location is formed, which is stored in register 1.

2.Косвенна  адресаци .2.Kosvenna addressing.

В регистр 2 по внутренней шине адреса заноситс  смещение адреса  чейки системной пам ти. При этом в регистры 3-6 записьшаютс  базовые адреса  чейки системной пам ти. В регистры 7-11 по внутренней шине данных поступают коды, определ ющие смещение информации в мультиплексорах 12-16. Все последующие операции аналогичны работе устройства в первом режиме.In register 2, the offset of the address of the cell of the system memory is entered on the internal address bus. In this case, the base addresses of the system memory cell are recorded in registers 3-6. Registers 7-11 receive codes through the internal data bus that determine the information offset in multiplexers 12-16. All subsequent operations are similar to the operation of the device in the first mode.

3.Относительна  адресаци . Данный режим необходим дл  поиска3.Relative addressing. This mode is required for searching.

элементов списка и состоит из двух шагов,list items and consists of two steps

Работа на первом шаге полностью совпадает с работой устройства в первом режиме.The work on the first step completely coincides with the operation of the device in the first mode.

Второй шаг заключаетс  в следующем .The second step is as follows.

После нахождени  физического адреса из  чейки системной пам ти считываютс  данные, которые затем поступают по внутренней шине данных в регистр 3, после этого в регистры 2,4, 5,6 занос тс  нулевые коды. Затем в регистры 7-11 занос тс  коды, определ ющие смещение информации, хран щейс  в регистре 3. После вьтолнени  операций сложени  в сумматорах 18-21 в регистре 1 находитс  физический адрес следующей  чейки системной пам ти . Данные, прочитанные из этой . чейки, поступают по внутренней шине данных в регистр 4. Аналогично в регистры 2,3,5,6 занос тс  нулейые коды. Перечисленные вьппе операции производ тс  дп  регистров 5,6. В результате всех указанньк действий в реги5 15After finding the physical address, data is read from the system memory cell, which is then transferred via internal data bus to register 3, then zero codes are entered into registers 2.4, 5.6. Then, in registers 7-11, the codes defining the offset of information stored in register 3 are entered. After the execution of the addition operations, in adders 18-21 in register 1, the physical address of the next system memory location is found. Data read from this. cells are received via the internal data bus into register 4. Similarly, zero codes are inserted into the registers 2,3,5,6. The listed operations are performed in dp registers 5,6. As a result of all specified actions in the region5 15

стре 1 будет получен физический адрес элемента списка.line 1 will receive the physical address of the list item.

Таким образом, за счет введени  в схему регистров 4-11, мультиплексоров 12-16, дешифратора 17 адреса и сумматоров 18 - 20 устройство приобретает новую, описанную выше функцию, что в конечном итоге позвол ет сократить количестве обращений центрального про- цессора к системной пам ти при выполнении программ.Thus, by introducing the registers 4-11, multiplexers 12-16, decoder 17 addresses and adders 18-20 into the circuit, the device acquires a new function described above, which ultimately reduces the number of calls from the central processor to the system memory. te when executing programs.

Claims (1)

Формула изобретени  . Устройство дл  адресации к пам ти, содержащее с первого по третий регистры и первый сумматор, выход которого соединен с информационным входом первого регистра, выход которого  вл етс  выходом физического адреса устройства, информационные входы второго и третьего регистров  вл ютс  соответственно адресным и информационным входами устройства, отличающеес  тем, что, с целью расши- рени  функциональных возможностей за счет аппаратного формировани  адреса списка,, в него введены регистры с четвертого по одиннадцатый, мультиплексоры с первого по п тый, суммато- ры с второго по четвертый и дешифра64Claims. A memory addressing device comprising first to third registers and a first adder, the output of which is connected to the information input of the first register, the output of which is the output of the physical address of the device, the information inputs of the second and third registers are respectively the address and information inputs of the device, characterized in that, in order to extend the functionality due to the hardware forming the address of the list, registers four to eleventh are introduced in it, multiplexers with Fifth, second to fourth and decipher64 тор адреса, причем информационные входы регистров с четвертого по одиннадцатый соединены с информационным входом устройства, выходы регистров с второго по шестой соединены соответственно с информационньо4и входами мультиплексоров с первого по п тый, выходы сумматоров с второго по четвертый соединены соответственно с первыми входами сумматоров с первого по третий, первый вход четвертого сумматора соединен с выходом первого мупь- типлексора,вторые входы сумматоров с первого по четвертый соединены соответственно с выходами п того, четвертого , третьего и второго мультиплексоров , выходы регистров с седьмого по одиннадцатый соединены соответственно с управл ющими входами мультиплексоров с первого по п тый адресны вход дешифратора адреса соединен с адресным входом устройства,вход стро- бировани  дешифратора адреса  вл етс  входом управлени  устройства, выходы дешифратора адреса с первого по четвертый соединены соответственно с входами записи регистров с третьего по шестой, п тый выход депшфратора адреса соединен с входами записи ре-. гистров с седьмого по одиннадцатый.the address torus, the information inputs of registers from the fourth to the eleventh are connected to the information input of the device, the outputs of registers two through six are connected respectively to the information inputs of multiplexers one through five, the outputs of summers two through four are connected respectively with the first inputs of the accumulators first through the third, the first input of the fourth adder is connected to the output of the first muplexer, the second inputs of the adders one through four are connected respectively to the outputs of the fifth, the fourth, third, and second multiplexers, the seventh through eleventh register registers are connected respectively to the control inputs of the multiplexers from the first to the fifth address address decoder addresses connected to the device address input, the address decoder construction input, address decoder outputs from the first to the fourth are connected respectively to the inputs of the recording of registers from the third to the sixth, the fifth output of the address depressor is connected to the inputs of the recording of re-. gistrov from seventh to eleventh.