SU151117A1 - Dedicated adder - Google Patents
Dedicated adderInfo
- Publication number
- SU151117A1 SU151117A1 SU738064A SU738064A SU151117A1 SU 151117 A1 SU151117 A1 SU 151117A1 SU 738064 A SU738064 A SU 738064A SU 738064 A SU738064 A SU 738064A SU 151117 A1 SU151117 A1 SU 151117A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- adder
- binary
- transfer
- sum
- decoder
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Description
В извегтных устройствах ускоренного дес тичного умножени , у которых примен ютс подсуммирование либо множимого, либо удвоенного множимого, цикл работы четыре такта.In conventional devices, accelerated decimal multiplication, which uses summation of either multiplicand or double multiplicand, the cycle of operation is four clocks.
В описываемом дес тичном сумматоре, как и в известном устройстве умножени чисел, представленных в двоичном коде с .избытком. «3, с целью увеличени быстродействи дл одновременного уавосни и сложени , .приме11е} ы двоичные сумматоры, вход щие в дес тичны сумматор соединенные между собой через логические схемы и дешифратор . (Цикл его работы вместо четырех три такта).In the described decimal adder, as well as in the known device of multiplying the numbers represented in binary code with. "3, in order to increase speed for simultaneous wavosni and addition, example) s binary adders, included in the decimal adder interconnected through logic circuits and a decoder. (The cycle of his work instead of four three bars).
На чертеже изображена схема дес тичного сумматора в устройстве умножени чисел, представленных в двоичном коде с избытком «3.The drawing shows a diagram of a decimal adder in a device for multiplying numbers represented in binary code with an excess of "3.
Схема состоит из обычного дес тичного сумматора / и узла управлени удвоением 2 (обведенным пунктирной линией).The circuit consists of a conventional decimal adder / and a doubling control unit 2 (circled in dashed lines).
На схему поступают числа N vi М, при удвоении - сигнал Д синхронпзируюиие импульсы S, Sa, 5, 58, совпадающие с четвертым, третьим, вторым и первым двоичными знаками в дзончно-дес тичкой тетроде соответственно, на выходе схемы получаетс сумма .V + 2.VI при наличии сигнала D к N }- М при его отсутств П1 (наличж его инверсии - D).The numbers N vi М are sent to the circuit, and when doubling, the signal D is the synchronizing pulses S, Sa, 5, 58 coinciding with the fourth, third, second and first binary signs in the dzon-tetchrock, respectively, the output of the circuit is .V + 2.VI in the presence of a signal D to N} - M when there is no P1 (the availability of its inversion is D).
При подаче двух чисел, представленных в указанном коде, на двоичный сумматор Е1 возникает правильный перенос как между двоичными единицами в одной декаде, так и между декадами. При этом необходима коррекци :When submitting two numbers represented in the specified code, the correct transfer occurs for the E1 binary adder both between binary units in one decade and between decades. This requires correction:
а)при наличии переноса в старшую декаду - прибавить три к двоичной сумме;a) if there is a transfer to the high decade, add three to the binary sum;
б)при отсутствии переноса-.вычесть три из двоичной суммы.b) in the absence of a carry-., calculate three of the binary sum.
Коррекцию может выполн ть дополнительный двоичный сумматор 22, если вычитание «3 заменить прибавлением «13 и запретить (схемой совпадени С X 10) перенос между декадами (это справедливо , так как 2 - 3 16 - 3 13) .The correction can be performed by the additional binary adder 22, if subtraction "3 is replaced by adding" 13 and prohibiting (the C X 10 matching scheme) the transfer between the decades (this is true, since 2 - 3 16 - 3 13).
Удвоение двоичного числа равносильно сдвигу на одиН разр д влево или задержкой его на один такт (линией задержки Лг8) при подаче на сумматор. Но так как схема оперирует с двоично-дес тичными числами, то необходимо после удвоеиип провести такую же коррекцию , как и после сложени . Наличие «переноса между декадами в двоичном коде с излишком три при удвоении указываетс наличием единицы в знаке «8 декады.Doubling a binary number is equivalent to shifting by one bit to the left or delaying it by one clock cycle (with a delay line of Rg8) when fed to an adder. But since the scheme operates with binary-decimal numbers, it is necessary after doubled to carry out the same correction as after addition. The presence of a “transfer between decades in binary code with an excess of three when doubling is indicated by the presence of a unit in the sign“ 8 decades.
Таким образом, после удвоени и сложени можно провести общую .коррекцию двоичной суммы сумматором 22. Но так как на первый {основной) двоичный сумматор S1 удвоенное число поступает ие- .;, корректированное, то перенос между декадами может быть неправильный:Thus, after doubling and adding, it is possible to carry out a general correction of the binary sum by the adder 22. But since the first (main) binary adder S1 doubles the number and -., Corrected, the transfer between the decades can be incorrect:
а)если был «переиос удвое гн , то -перед коррекцией удвоешюе число будет с недостатком трех и при двоичных суммах 1111, 1110 и 1101 сумматор / не будет вырабатывать переноса в старшую декаду, хот он необходим. Эти двои1чнь1е цифры опознаютс схемой собирани Сх8 и схемой-совпадени При наличии упом нутых цифр сигнал В поступает на дешифратор ДШ, а дешифратор при этом вырабатывает сигнал дополнительного переноса Y, который через схему соби- раии СХ/ поступает на вход 3 су.мматора 21;a) if there was a doubled h, then, before the correction, doubled the number will be with the lack of three and with binary sums 1111, 1110 and 1101, the adder / will not produce the transfer to the high decade, although it is necessary. These double digits are recognized by the acquisition scheme Cx8 and the matching scheme. If these numbers are present, the signal B is sent to the LH decoder, and the decoder at the same time generates an additional transfer signal Y, which through the CX collecting circuit 13 is fed to the input of the 3rd module of 21matmat 21;
б)если не было «переноса удвоени , то перед коррекцией удвоенное число будет с излишком три. По вление двоичных сумм 0000, 0001 « 0010 указывает на то, что сумматор 21 выработал ложный перенос в старшую декаду. Эти суммы опознаютс схемами Сх и При этом дешифратор вырабатывает сигнах X, инверси которого разрешает перенос.b) if there was no “doubling transfer”, then before the correction the doubled number will be with an excess of three. The appearance of binary sums 0000, 0001 «0010 indicates that the adder 21 has developed a false transfer to the high decade. These sums are recognized by the schemes Cx and In this case, the decoder generates signals X, the inversion of which allows the transfer.
Все различные варианты удвоени сложени сведены в таблицу. Дл иллюстрации работы схем проследим один пример - строку 5 таблицы.All the various options for doubling are tabulated. To illustrate the operation of the circuits, let's follow one example - row 5 of the table.
При наличии сигнала D число М через схему совпадени Сх5 задержано линией Лз8 «а один такт через схему собирани СХ поступает на вход 2 сумматора 21.In the presence of a signal D, the number M through the coincidence circuit Cx5 is delayed by the line Ls8 "and one clock through the collection circuit CX is fed to input 2 of the adder 21.
Допустим, это было число 7 (1010), после задержки оно было как 1(0100), так как 2 X , и если отбрасывать дес тки, то .получаетс 4, следовательно сумматор 22 должен корректировать сумму, прибавл 3 (ООП). I 1 I Дoпycтн f, что на вход / сумматора S1 в это же врем было подано число 8 (1011). Сумматор выдает дноичную сумму 0100 + 1011 + +1111. Эта сумма опознаетс схемой СХ и Сх. Вырабатываетс снгнал В, указывающий на то, что необходим перенос в старшую декаду . Дешифратор вырабатывает дополнительный перенос , который через схему собирани СХ поступает на вход сумматора 21 как обычный перенос. При наличин переноса в сложении двоична сумма долж.на быть коррсгиров н прибавлением «3 (0011). Так как ;з-за «переноса уд военн также требовалось прибавить 3 (ООП), то итого получилось, что требуетс прибавить 6(0110). Дешифратор ДШ вырабатывает сигналы -|- CD + CDIz + + СЕ н К. BE + СЕ + CD. Эти сигналы через линию задержкн на вход 2 сумматора 22 поступают как код «оррекции ОНО. Суммиру сь с двоичной суммой 1111, он дает коррегироБа;нную сумму ОНО + + 1111. (1) 0101. Так как перенос в старшую декаду не пропускаетс схемой совпадени СхЮ, то получаем правилы{ую сумму 2 (0101) - младший разр д числа 7 X 2 + 8 22. Следует отметить, что дешифратор ДШ вырабатывает сигналы только в момент SB, поэтому не требуетс стробирозани входных игналов . Дес тичный сумматор в устройстве умножени чисел, предстапленных в двоичном коде с избытком «3 с реализацией способа подсуммировани множимого или удвоенного множимого, отличающийс тем, что, с целью увеличени быстродействи дл одновременного удвоени и сложени , применены одни и те же диопчные сумматоры, вход щие в дес -.чный сумматор, соединенные между со ойчерез логические схемы и дешифратор. - 3 -ЛЬ 151117 Предмет изобретен и Suppose it was the number 7 (1010), after a delay it was like 1 (0100), since 2 X, and if you throw away the tens, you get 4, therefore, the adder 22 should correct the sum, added 3 (OOP). I 1 I Supplement f, that the input / adder S1 at the same time was given the number 8 (1011). The adder gives the bottom amount of 0100 + 1011 + 1111. This sum is recognized by the scheme CX and Cx. A generation of B is generated indicating that transfer to the high decade is necessary. The decoder generates an additional transfer, which through the collection circuit CX enters the input of the adder 21 as a normal transfer. With transfer cash in addition, the binary amount must be on the correspondent by adding “3 (0011). Since the transfer of the ud was also required to add 3 (OOP), so it turned out that it was necessary to add 6 (0110). Decoder LH generates signals - | - CD + CDIz + + CE and K. BE + CE + CD. These signals through the delay line to the input 2 of the adder 22 are received as the code of the “ONO correction. Summing up with the binary sum of 1111, it gives the corrected value; the sum is IT + 1111. (1) 0101. Since the transfer to the senior decade is not skipped by the CUJ coincidence circuit, we get the rules {the sum of 2 (0101) - the least significant bit 7 X 2 + 8 22. It should be noted that the LH decoder generates signals only at the time SB, therefore, no strobing of the input signals is required. The decimal adder in the multiplication device of numbers represented in binary code with an excess of "3" with the implementation of the multiplier or double multiplicative method, characterized in that, in order to increase the speed, the same dioplate adders used for increasing the speed are doubled and added. in the des -.chny adder, connected between the logical circuit and the decoder. - 3 -Л 151117 The item is invented and
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU738064A SU151117A1 (en) | 1961-07-14 | 1961-07-14 | Dedicated adder |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU738064A SU151117A1 (en) | 1961-07-14 | 1961-07-14 | Dedicated adder |
Publications (1)
Publication Number | Publication Date |
---|---|
SU151117A1 true SU151117A1 (en) | 1961-11-30 |
Family
ID=48305930
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU738064A SU151117A1 (en) | 1961-07-14 | 1961-07-14 | Dedicated adder |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU151117A1 (en) |
-
1961
- 1961-07-14 SU SU738064A patent/SU151117A1/en active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU151117A1 (en) | Dedicated adder | |
GB1347832A (en) | Dividing device for normalizing and dividing decimal numbers | |
GB1274155A (en) | Electronic system for use in calculators | |
SU656087A2 (en) | Decimal number divider | |
GB1087455A (en) | Computing system | |
RU2248094C2 (en) | Device for transforming numbers from decimal to binary notation scale | |
SU1179322A1 (en) | Device for multiplying two numbers | |
SU985783A1 (en) | N-bit number multiplication device | |
SU408305A1 (en) | DEVICE FOR EXTRACTING SQUARE ROOT | |
SU1619256A1 (en) | Division device | |
SU1517026A1 (en) | Dividing device | |
SU650072A1 (en) | Arithmetic device | |
SU1084784A1 (en) | Multiplying device | |
SU363119A1 (en) | REGISTER OF SHIFT | |
US3684878A (en) | Bcd to binary converter | |
SU1024906A1 (en) | Multiplication device | |
SU711570A1 (en) | Arithmetic arrangement | |
SU723571A1 (en) | Decimal number multiplying arrangement | |
SU390525A1 (en) | DEVICE FOR MULTIPLICATION OF DECIMAL NUMBERS | |
SU1160403A1 (en) | Device for extracting square root | |
SU615476A1 (en) | Multiplier | |
SU1374217A1 (en) | Device for multiplying n-digit numbers | |
SU748409A1 (en) | Device for multiplying binary-decimal numbers | |
SU427340A1 (en) | DEVICE FOR ISOLATION OF THE YOUNGER SIGNIFICANT DISCHARGE | |
SU849206A2 (en) | Arithmetic device |