SU1506450A1 - Device for stochastic check of microprocessor digital modules - Google Patents

Abstract

Изобретение относитс  к цифровой вычислительной технике и может использоватьс  дл  автоматизированного контрол  блоков ЦВМ, содержащих микропроцессорные БИС. Цель изобретени  - расширение функциональных возможностей устройства за счет контрол  цифровых блоков с двунаправленными сигналами и произвольным назначением входных сигналов. Устройство содержит L блоков 1 формировани  воздействий и приема результатов, входной регистр 2, формирователь 3 псевдослучайной последовательности, L блоков 4 определени  входов-выходов, дешифратор 5, регистр 6 задани  режима работы, два элемента 7, 8 задержки, блок 9 индикации, блок 10 задани  исходных данных. Устройство состоит из однородных по структуре блоков, совмещающих многократную подачу тестовых программ с псевдослучайными данными и обработку реакций на любом входе объекта контрол . Положительный эффект достигаетс  за счет введени  операционных блоков, регистра задани  режима работы, блоков определени  входов-выходов и элементов задержки. 9 ил.The invention relates to digital computing and can be used for the automated control of digital computer blocks containing microprocessor-based LSIs. The purpose of the invention is to expand the functionality of the device by controlling digital blocks with bidirectional signals and arbitrary assignment of input signals. The device contains L impacting and receiving blocks 1, an input register 2, a pseudo-random sequence shaper 3, L input-output definition blocks 4, a decoder 5, an operation mode setting register 6, two delay elements 7, 8, an indication block 9, a block 10 set the source data. The device consists of homogeneous blocks, combining multiple submission of test programs with pseudo-random data and processing reactions at any input of the control object. The positive effect is achieved due to the introduction of operational blocks, the register for setting the operation mode, the blocks for determining the inputs-outputs and the delay elements. 9 il.

Description

§§

ЛL

елate

елate

нием входных сигналов. Устройс1во содержит 1 блоков 1 формировани  воздействий и приема результатов, входной регистр 2, формирователь 3 псевдослучайной последовательности, 1 блоков 4 определени  входов-выходов, дешифратор 5, регистр 6 задани  режима работы, два элемента 7,8 задержки блок 9 индикации, блок 10 задани  исходных данных. Устройство состоитinput signals. The device contains 1 impact shaping and reception block 1, an input register 2, a pseudo-random sequence shaper 3, 1 input-output definition block 4, a decoder 5, a mode setting command 6, two delay elements 7, 8 display unit 9, a setting block 10 source data. The device consists

из иднородных по структуре блоков, совмещающих многократную подачу тестовых программ с псевдослучайными даниыьти п ку реакпий на любом входе объекта контрол . Положительный эффект достигаетс  за счет введени  операционных блоков, регистра задани  режима работы, блоков определени  входов-выходов и элементов задержки . 1 з.п. ф-лы, 9 ил.homogeneous in structure of the blocks, combining the repeated supply of test programs with pseudo-random tributes to test results at any input of the control object. The positive effect is achieved due to the introduction of operational blocks, the register for setting the operation mode, the blocks for determining the inputs-outputs and the delay elements. 1 hp f-ly, 9 ill.

Изобретение относитс  к цифровой вычислительной технике и может использоватьс  дл  автоматизированного контрол  блоков ЦВМ, содержащих микропроцессорные БИС.The invention relates to digital computing and can be used for the automated control of digital computer blocks containing microprocessor-based LSIs.

Целью изобретении  вл етс  рас;шг- рение функциональных возможностей устройства за счет контрол  цифровых блоков с двунаправленными сигналами и произвольным назначением входных сигналов.The aim of the invention is to expand the functionality of the device by controlling digital blocks with bidirectional signals and arbitrary assignment of input signals.

На фиг. 1 представлена структурна  схема устройства; на фиг. 2 - схема операционного блока; на фиг. 3 - схема входного регистра; на фиг. 4 - схема формировател  псевдослучайнсзйFIG. 1 shows a block diagram of the device; in fig. 2 - diagram of the operating unit; in fig. 3 - the scheme of the input register; in fig. 4 is a pseudo random pattern driver.

последовательности; на фиг. 5 - схема определени  входов-выходов; на фиг. 6 - 9 - зременные диаграмм, работы устройства.sequences; in fig. 5 is a scheme for determining the input-output; in fig. 6 - 9 - time diagrams, device operation.

Устройство содержит 1 блоков 1 формировани  воздействий и приема результатов , входной регистр 2, формирователь 3 псевлослучайной последовательности , 1 блоков 4 определени  входов-выходов, дешифратор 5, регистр .6 задани  режима работы, два элемента 7 и 8 задержки, блок 9 индикации, блок 10 задани  исходных данных и . подключено к контролируемому блоку 1 1 The device contains 1 impact shaping and reception units 1, an input register 2, a pseudo-random sequence shaper 3, 1 an input / output definition block 4, a decoder 5, a mode setting mode register .6, two delay elements 7 and 8, a display unit 9, a block 10 set the source data and. connected to a monitored unit 1 1

Операционный блок (фиг. 2) содержит сумматоры 12-14 по модулю два, элементы И-НЕ 15 и 16, повторители 17 - 19 с трем  состо ни ми, элемент НЕ 20, регистр 21 сдвига.The operational unit (Fig. 2) contains adders 12-14 modulo two, AND-NOT elements 15 and 16, repeaters 17-19 with three states, element NOT 20, shift register 21.

Входной регистр (фиг. 3) содержит 1 триггеров 22.The input register (Fig. 3) contains 1 flip-flops 22.

Формирователь 3 псевдослучайной последовательности (фиг. 4) содержал сумматоры 23 и 24 по модулю два и регистр 25 сдвига.Shaper 3 pseudo-random sequence (Fig. 4) contained adders 23 and 24 modulo two and shift register 25.

Блок 4 опреде,пепи  входов-выходов . (фиг.5) содержит повторитель 26 с трем  состо ни ми, сумматор 27 по моBlock 4 is defined, the peep of the inputs-outputs. (FIG. 5) contains a repeater 26 with three states, an adder 27 according to

дулю два, элемент НЕ 28, триггер 29 и регжстор 30.I do two, element 28, trigger 29 and regstor 30.

Каждый i-й блок 1 используетс  в ,рех режимах:Each i-th block 1 is used in, peh modes:

в качестве i енератора тестовых низдействи.й, если 1--й вывод объекта 11 контрол   вл етс  входом;as i generator of test sluggish. i, if the 1st output of the object 11 of the control is an input;

в качестве формировател  сигнатуры , еспм i-й вывод объекта 11 конт- рол   вл етс  выходом;as a signature generator, cpr the i-th output of the object 11 control is the output;

одновременно и как генератор т-по- I ледовательности и как формирователь сигнатуры, если i-й вывод объекта 11 контрол   вл етс  линией двунаправ- tj енко шины данных.at the same time as a generator of the t-I sequence and as a signature generator, if the i-th output of the control object 11 is a two-way line tj of the data bus.

Причем в те такты процесса конт- ,п , когда шина данных включена в режим приема информации, блок 1 используетс  как формирователь сигнатуры .Moreover, during those clock cycles of the process, when the data bus is included in the mode of receiving information, block 1 is used as a signature generator.

Входной регистр 2 служит дл  записи повой тестовой команды, котора  входит в состав тестовой программы.Input register 2 is used to write a new test command, which is part of the test program.

Формирователь 3 используетс  только как генератор т-последовательнос- ти дл  обеспечени  функционировани  блоков 1 в качестве генераторов т-по- следовательности.Shaper 3 is used only as a t-sequence generator for the operation of blocks 1 as t-sequence generators.

Каждый i-й блок 4 определени  входов-выходов используетс  дл  определени  направлени  передачи информации на двунаправленной шине данных объекта 11 контрол .Each i-th block 4 of the definition of input-output is used to determine the direction of information transfer on the bi-directional data bus of the object 11 of the control.

Дешифратор 5 используетс  дл  организации доступа к любому 1-му бло- 0 ky 1 .The decoder 5 is used to access any 1st block 0 ky 1.

Регистр 6 используетс  дл  установки каждого i-го блока в требуемый режим работы.Register 6 is used to set each i-th block to the desired mode of operation.

Устройство работает следующим образом ,The device works as follows

При включении питани  состо ние триггеров и регистров сдвига может быть произвольным.When the power is turned on, the state of the triggers and shift registers can be arbitrary.

00

5five

5151

По сигналу Начальна  установка с выхода блока 10, который прецстав- л ет собой импульс с низким активным уровнем и поступает на соответствующие входы входного регистра 2, каждого блока 1, каждого блока 4 определени  входа-выхода, формировател  3, происходит сброс триггеров 22 входного регистра 2, регистра 21 сдвига каждого блока 1, триггера 29 каждого блока 4 определени  входа-выхода, регистра 25 сдвига формировател  3.The signal of the Initial Setup from the output of block 10, which represents a pulse with a low active level and enters the corresponding inputs of the input register 2, each block 1, each block 4 of the input-output definition, the former 3, resets the trigger 22 of the input register 2, the shift register 21 of each block 1, the trigger 29 of each block 4 of the input-output definition, the shift register 25 of the driver 3.

На фиг. 6 представлена последоваFIG. 6 shows the sequence

тельность информационных и стробирую- дешифратора 5 блока. При по вленииinformational and strobe-decoder 5 block. When appearing

щих сигналов в режиме установки вида обратной св зи дл  начальной загрузки блоков 1. Информаци  с группы адресных выходов блока 10 поступает на первую группу входов дешифратора 5. При по влении на выходе строба адреса блока 10 импульса с низким активным уровнем, который поступает на вход дешифратора 5, на i-м выходе дешифратора 5, который соответствует коду адреса i-ro блока 1, по вл етс  импульс с низким активным уровнем. Одновременно с передачей информации по группе адресных выходов 6jroKa 10 устанавливаетс  информаци  на информационном выходе блока 10. По перепаду импульса с низким активным уровне с i-ro выхода дешифратора 5 из состо ни  логического нул  в состо ние логической единицы происходит запись информации в i-й триггер 22 входного регистра 2.signals in the setup mode of the feedback type for the initial loading of blocks 1. Information from the address output group of block 10 goes to the first group of inputs of the decoder 5. When the address of the address of the block 10 appears, a low active level pulse arrives at the input of the decoder 5, at the i-th output of the decoder 5, which corresponds to the address code of the i-ro block 1, a pulse appears with a low active level. Simultaneously with the transfer of information on the address output group 6jroKa 10, the information on the information output of block 10 is set. By a pulse drop from a low active level, from the i-ro output of the decoder 5 from the state of logical zero to the state of the logical unit, information is recorded in the i-th trigger 22 input register 2.

После загрузки 1 триггеров 22 входного регистра 2 на первом выходе строба записи блока 10 по вл етс  импульс с высоким активным уровнем, который поступает на второй вход регистра 6 и производит запись информации с выходов триггеров 22 входного регистра 2 в регистр 6. Дл  начальной загрузки каждого блока 1 в регистр 6 заноситс  значение логической единицы. При подаче значени  логической единицы с i-ro выхода регистра 6 на вход i-ro блока 1 повторитель 17 с трем  состо ни ми устанавливаетс  в третье состо ние. При наличии логического нул  на втором входе строба записи блока 1 на выходе элемента И-НЕ 13 находитс  значение логической единицы, которое подаетс  на вход повторител  18 с трем  состо ни ми и устанавливает его в третье состо ние. На выходе злемента И-НЕAfter loading 1 flip-flops 22 of input register 2, a high active level pulse appears at the first output gate of recording block 10, which arrives at the second input of register 6 and records information from the outputs of flip-flops 22 of input register 2 into register 6. For initial loading of each Block 1 in register 6 is entered into the value of a logical unit. When applying the value of the logical unit from the i-ro register output 6 to the i-ro input of block 1, the repeater 17 with three states is set to the third state. If there is a logical zero at the second input of the strobe of the block 1, the output of the NAND 13 element is the value of the logical unit, which is fed to the input of the repeater 18 with three states and sets it to the third state. At the exit of the element AND-NOT

16 находитс  значение логического нул , которое подаетс  на управл ющий вход повторител  19 с состо ни ми . Этим обеспечиваетс  св нь старшего разр да регистра 21 сдвига с eiо уходом последовательного занесени  при сдвиге вправо. Устройство готово к начальной загрузке операционных блоков 1.16 is the logical zero value, which is fed to the control input of the repeater 19 with states. This ensures that the high-order bit of the shift register 21 is connected to the eio by the succession of the shift to the right. The device is ready to boot the operating units 1.

Далее начинаетс  процесс начальной загрузки блоков 1 (фиг. 7). Информаци  с группы адресных выходов блока 10 поступает на группу входовNext, the process of the initial loading of blocks 1 begins (Fig. 7). Information from the group of output outputs of block 10 is fed to a group of inputs

дешифратора 5 блока. При по влении decoder block 5. When appearing

00

00

5five

на выходе строба адреса блока 10 импульса с низким активным уровнем, который поступает на вход дешифратора 5 , на i-M выходе дешифратора 5, который соответствует коду адреса i-ro блока 1, по вл етс  импульс с низким активным уровнем. Одновременно устанавливаетс  информаци  на информационном выходе блока 10, котора  5 может принимать значение логического нул  или логической единицы. По перепаду импульса с низким активным уровнем с 1-го выхода дешифратора 5 из состо ни  логического нул  в состо ние логической единицы происходит запись информаци  с информационного выхода блока 10 в i-й триггер 22 входного регистра 2.at the output of the address strobe of the low-active pulse unit 10, which is fed to the input of the decoder 5, at the i-M output of the decoder 5, which corresponds to the address code of the i-ro unit 1, a pulse with a low active level appears. At the same time, information is set at the information output of block 10, which 5 can take the value of a logical zero or a logical one. By a low active level differential pulse from the 1st output of the decoder 5 from the state of a logical zero to the state of a logical unit, information is recorded from the information output of the unit 10 to the i-th trigger 22 of the input register 2.

После загрузки 1 триггеров 22 входного регистра 2 информаци  с каждого i-ro выхода входного регистра 2 по вл етс  на первом входе каждого i-ro блока 1 и подаетс  на вход повторител  18 с трем  состо ни ми. Затем на втором выхода строба записи блока 10 по вл етс  импульс с высоким активным уровнем, при подаче которого на вход блока 1, на управл ющем входе повторител  19 с трем  состо ни ми устанавливаетс  значение логической единицы, которое переводит повторитель 19 с трем  состо ни ми в третье состо ние, чем обеспечиваетс  обрыв св зи между старшим разр дом регистра 21 сдвига и его входом последовательного занесени  при сдвиге вправо.After loading 1 flip-flops 22 of input register 2, information from each i-ro output of input register 2 appears at the first input of each i-ro block 1 and is fed to the input of repeater 18 with three states. Then, at the second output of the recording strobe of block 10, a pulse with a high active level appears, when it is fed to the input of block 1, the control input of the repeater 19 with three states sets the value of the logical unit, which translates the repeater 19 with three states in the third state, which ensures the breakdown of the connection between the high-order bit of the shift register 21 and its sequential input when shifted to the right.

Далее устанавливаетс  на выходе элемента И-НЕ 15 значение логического нул , так как на первом входе элемента И-НЕ 15 находитс  значение логичес- ;сой единицы. Значение логического нул  с выхода элемента И-НЕ 15 подаетс  на управл ющий вход повторител  18 с трем  состо ни ми, что приво0Next, the value of a logical zero is set at the output of the NAND 15 element, since the value of the logical unit is found at the first input of the NAND 15 element. The value of the logical zero from the output of the NAND 15 element is fed to the control input of the repeater 18 with three states that lead

5five

00

5five

днт к передаче ннформацну с iiepBoi o входа повторител  18 с трем  состо ни ми на вход гюслодов;п ельного занесени  при сдвиге вправо регистра 21 сдвига. Затем на выходе синхронизации по вл етс  импульс с высоким активным уровнем, который подаетс  на вход синхронизации регистра 21 сдвига блока 1. В результате этого производитс  запись информации в первый разр д каждого регистра 21 слнига каждого блока 1 . При по влении riepe- пада из состо ни  логической единицы в состо ние логического нул  на втором выходе строба записи блока 10., повторитель 18 с трем  состо ни ми вновь устанавливаетс  в третье состо ние и происходит восстановление св зи между выходом старшего разр да регистра 21 сдвига и его входом последовательного занесени  при слвиге вправо через повторитель 19 с трем  состо ни ми. Аналогичным образом производитс  запись информации в К разр ды регистра 21 сдвига каждого блока 1, где К I г,акс|, где (I - максимальна  длина тестовой команды).dt to transfer information from iiepBoi o to the input of the repeater 18 with three states to the input of the guslodes; a soft entry during the shift to the right of the shift register 21. Then, a high active level pulse appears at the clock output, which is fed to the clock input of the shift register 21 of block 1. As a result, information is recorded in the first digit of each register 21 of each block 1. When a riepe pad appears from the state of a logical unit to a state of logical zero at the second output of the recording strobe of block 10., a repeater 18 with three states is set to the third state again and the connection between the output of the high register bit 21 is restored. the shift and its input of the sequential entry, when it slips to the right through the repeater 19 with three states. Similarly, information is recorded in the K bits of the shift register 21 of each block 1, where K I g, ax | where (I is the maximum length of the test command).

Одновременно с начальной загрузкой регистров 21 сдвига блокон 1 производитс  загрузка регистра 23 сдви- а формировател  3. Эргодические свойства формировател  3 обеспечиваютс  соединением входа сумматора 23 по модулю два с шиной const 1, котора  представл ет собой вывод резистора , другой вывод которого соединен с положительным полюсом источника питани . Таким образом гарантируетс  ненулевое состо ние регистра 25 сдвига уже после первого тактового им пульса, который подаетс  с выхода синхронизации блока 10.Simultaneously with the initial loading of the shift registers 21, the block 1 loads the shift register 23 and shaper 3. The ergodic properties of shaper 3 are provided by modulo two input of modulator 23 to the const 1 bus, which is the output of a resistor, the other output of which is connected to the positive pole power source. Thus, a non-zero state of the shift register 25 is guaranteed already after the first clock pulse, which is supplied from the synchronization output of the block 10.

В зависимости от функционального Назначени  выводов контролируемого блока i-й блок 1 устанавливаетс  в следующий режим работы (фиг. 6):Depending on the functional purpose of the outputs of the monitored unit, the i-th unit 1 is set to the following mode of operation (Fig. 6):

если i-й вывод контролируемого бло ка  вл етс  одним из входов командной шины, в 1-й разр д регистра 6 заноситс  значение логической единигда;if the i-th output of the monitored block is one of the inputs of the command bus, the 1st bit of register 6 is entered in the logical unit value;

если i-й вывод контролируемого бло ка  вл етс  одним из входов-выходов двунаправленной шины данных, в i-й разр д регистра 6 заноситс  значение логического нул , которое подаетс  на вход блока 1, соединенног о с 1 -м входом элемента И-НЕ 15. В результате этого на выходе элемента И-НЕ 15if the i-th output of the monitored block is one of the inputs-outputs of the bidirectional data bus, the i-th bit of register 6 records the value of the logical zero, which is fed to the input of block 1 connected to the 1st input of the NAND element 15. As a result, the output element AND-NOT 15

5five

00

5five

00

5five

00

5five

00

5five

по вл етс  значение логической единицы , которое подаетс  на управл ющий вход повторител  18 с трем  состо ни ми и устанавливает его в третье состо ние. Значение логического нул  также подаетс  на первый вход элемента И-НЕ 16, на выходе которого по вл етс  значение логической единицы, которое подаетс  на управл ющий вход повторител  19 с трем  состо ни ми, устанав:;ина  его в третье состо ние . Кроме этого, значение логического нул  подаетс  на управл ющий вход повторител  27 с трем  состо ни ми. В результате этого информаци  с определенных выходов регистра 21 сдвиги подаетс  на входы сумматора 14 по модулю два, с выхода которого подаетс  через сумматор 13 по мoдyJиo два, и через повторитель 17 с трем  состо ни ми на вход последовательного занесени  при сдвиге вправо регистра 21 сдвига. Этим обеспечиваетс  установление i-ro блока 1 в режим генератора т-последовательности -- формировател  сигнатуры.the value of the logical unit appears, which is fed to the control input of the repeater 18 with three states and sets it to the third state. The value of logical zero is also fed to the first input of the element AND-NOT 16, the output of which is the value of the logical unit, which is fed to the control input of the repeater 19 with three states, setting:; and in its third state. In addition, the logical zero value is supplied to the control input of the repeater 27 with three states. As a result, information from certain outputs of the register 21 shifts is fed to the inputs of the adder 14 modulo two, from the output of which is fed through the adder 13 by the modeJio two, and through the repeater 17 with three states to the input of the sequential shift when the shift of the shift register 21 to the right. This ensures the establishment of the i-ro block 1 in the mode of the t-sequence generator — the signature generator.

После установлени  режима работы блоков 1 (адаптаци  устройства) начинаетс  процесс подачи тестовых команд на контролируемый блок (фиг. 8).After setting the operation mode of the units 1 (adaptation of the device), the process of sending test commands to the monitored unit begins (Fig. 8).

Информа1у   с группы адресных выходов блока 10 поступает на первую группу входов дешифратора 5. При по влении на выходе строба адреса блока 10 импульса с низким активным уровнем, который поступает на вход дешифратора 5, на j-м выходе дешифратора 5 (,...,K), который соответствует коду адреса j-ro блока 1, по вл етс  импульс с низким активным уровнем. Одновременно устанавливаетс  информаци  на информационном выходе блока 10, котора  может принимать значение логического нул  или логической единицы. По перепаду импульса с низким активным уровнем с j-ro выхода дешифратора 3 из состо ни  логического нул  в состо ние логической единицы происходит запись информации в j-й триггер 22 входного регистра 2. После загрузки каждого из К-1 триггеров 22 входного регистра 2 информаци  с каждого j-ro выхода входного регистра 2 по вл етс  на входе каждого j-ro блока 1 и подаетс  на вход повторител  18 с трем  состо ни ми.Information from the group of address outputs of block 10 is fed to the first group of inputs of the decoder 5. When the address of the address of the block 10 is received at the output of the gate, a low active level pulse arrives at the input of the decoder 5 at the j-th output of the decoder 5 (, ... K), which corresponds to the address code j-ro of block 1, a pulse appears with a low active level. At the same time, information is set at the information output of block 10, which can take the value of a logical zero or a logical one. By a low active level differential pulse from the j-ro output of the decoder 3 from the state of a logical zero to the state of a logical unit, information is recorded in the j-th trigger 22 of the input register 2. After each of the K-1 triggers 22 of the input register is loaded, 2 from each j-ro output of input register 2 appears at the input of each j-ro block 1 and is fed to the input of repeater 18 with three states.

5five

Затем на выходе синхронизации блока 10 по вл етс  последовательность из К (К - разр дность регистра 21 сдвига) импульсов, котора  подаетс  на вход сдвига блока 1, соединенного с входом синхронизации регистра 21 сдвига. Так как врем  формировани  одного бита на информационном выходе блока 10 больше времени генерации Q последовательности из К импульсов, которые подаютс  с выхода синхронизации блока 10 на входы синхронизации регистров 2i сдвига каждого из 1 блоков 1, то до по влени  следую- 15 щего бита на информационном выходе блока 10 тестова  программа, наход - ща с  в регистрах 21 сдвига каждого из К блоков 1, подаетс  на блок 11 через блоки 4 определени  входов- 20 выходов и возвращаетс  в исходное состо ние в регистрах 21 сдвига каждого из К блоков 1, При этом на двунаправленную шину данных с каждого из п блоков 1 через п блоков А опре- 25 делени  входов-выходов подаетс  псевдослучайна  т-последовательность. В течение времени формировани  К-1 бит на информационном выходе блока 10 происходит многократна  (К-1 раз) 30 подача одних и тех же тестовых команд (мультипликаци ) с различными (псевдослучайными) наборами данных на блок 11 через 1 блоков 4 определени  входов-выходОБ. Ненулевое состо - с ине каждого из п блоков 1 обеспечиваетс  начальной загрузкой от формировател  3. После установлени  на информационном выходе блока 10 К-го логического значени  разр да команды на втором выходе строба записи блока 10 по вл етс  импульс с высоким активным уровнем, который устанавливает повторитель 19 с трем  состо ни ми в третье состо ние, а на управ- д л ющем входе повторител  18 с трем  состо ни ми устанавливает значение логического нул  в каждом из К блоков 1.Then, at the sync output of block 10, a sequence of K (K is the width of the shift register 21) of pulses appears, which is fed to the shift input of block 1 connected to the sync input of the shift register 21. Since the time of formation of one bit at the information output of block 10 is longer than the time of generating the Q sequence of K pulses, which are fed from the synchronization output of block 10 to the synchronization inputs of the shift registers 2i of each of 1 blocks 1, before the next bit appears on the information the output of block 10, the test program, which is located in the shift registers 21 of each of K blocks 1, is fed to block 11 through blocks 4 of the definitions of the inputs-20 outputs and returns to its initial state in the shift registers 21 of each of K blocks 1. above unapravlennuyu data bus from each of blocks 1 through n n of blocks 25 dividing the determined A-inputs is fed the dither outputs an m-sequence. During the time of forming the K-1 bit at the information output of block 10, multiple (K-1 times) 30 delivery of the same test commands (multiplication) with different (pseudo-random) data sets to block 11 through 1 blocks of input-output definitions occurs . The non-zero state of each of the n blocks 1 is provided by the initial loading from the generator 3. After the K-th logical value of the command bit is set at the information output of the block 10, a high active level appears at the second write strobe output, which sets A repeater 19 with three states to the third state, and at a control input of the repeater 18 with three states sets the value of a logical zero in each of the K blocks 1.

При по влении на выходе синхрони- 50 ации блока 10 импульса с высоким акивным уровнем происходит запись ноой , сформированной во входном регитре 2, тестовой команды в каждый из локов 1. При перепаде импульса на 55 тором выходе строба записи блока 10 з состо ни  логической единицы в сосо ние логического нул  повторитель 18 с трем  состо ни ми устанавливаетWhen a pulse 10 with a high level is detected at the synchronization output of the block 10, a note formed in the input register 2 of the test command is recorded in each of the blocks 1. When the pulse drops by 55 tori of the output gate of the block of the 10th state of the logical unit In the logical zero state, a repeater 18 with three states sets

с  в третье состо ние и восстанавливаетс  св зь между старшим разр дом регистра 21 сдвига и его входом последовательного занесени  при сдвиге вправо через повторитель 19 с трем  состо ни ми каждого из К блоков 1. Завершение записи новой тестовой команды в каждьй из К блоков 1, процесс формировани  следующих тестовых команд и подача тестовых программ на блок 11 продолжаютс  в течение заданного времени.The connection between the high-order bit of the shift register 21 and its sequential input when shifted to the right through the repeater 19 with the three states of each of K blocks 1 is restored to the third state. Completion of the recording of a new test command in each of K blocks 1, the process of generating the following test commands and the supply of test programs to block 11 continue for a predetermined time.

Передача информации с выходов 1 блоков 1 на блок 11 через 1 блоков 4 определени  входов-выходов происходит следующим образом.The transfer of information from the outputs 1 of the blocks 1 to the block 11 through 1 blocks 4 of the definition of the input-outputs occurs as follows.

После сигнала с низким активным уровнем, который поступает с выхода начальной установки блока 10 на вход нач.альной установки каждого i-ro блока 4 определени  входов-выходов и по- даетс  на вход установки в ноль триггера 29, на выходе триггера 29 каждо- fo i-ro блока 4 определени  входов- выходов находитс  состо ние логического нул , которое подаетс  на управл ющий вход повторител  26 с трем  состо ни ми. Информаци  с выхода каждого i-ro блока 1 подаетс  на информационный вход i-ro блока 4 определени  входов-выходов через повторительAfter the low active level signal, which comes from the output of the initial installation of block 10 to the input of the initial installation of each i-ro block 4 of the definition of the inputs-outputs and is fed to the input of the setting to zero of the trigger 29, the output of the trigger 29 each The i-ro of the I / O definition block 4 is in the state of logical zero, which is supplied to the control input of the repeater 26 with three states. The information from the output of each i-ro block 1 is fed to the information input of the i-ro block 4 of the I / O definition through a repeater

26с трем  состо ни ми и через резистора 30, второй вывод которого соединен с выходом блока 4 определени  входов-выходов, подаетс  на i-й вход блока 11. Эта информаци  поступает26 with three states and through the resistor 30, the second output of which is connected to the output of the I / O definition block 4, is fed to the i-th input of the block 11. This information is received

в блок 11 при по влении на входе синхронизации блока 11 импульса с элемента 8 задержки синхроимпульсов. Врем  задержки элемента 8 задержки синхроимпульсов определ етс  временем прохождени  информации с выхода i-ro блока 1 на i-й нход блока 11 (фиг,9). При этом на выходе триггера 29 каждого i-ro блока 4 определени  входов- выходов остаетс  значение логического нул , так как на входы сумматораin block 11, when the pulse block 11 appears at the synchronization input from the delay element 8 of the clock pulses. The delay time of the sync pulse delay element 8 is determined by the transit time of information from the output of the i-block of block 1 to the i-th input of block 11 (FIG. 9). At the same time, at the output of the trigger 29 of each i-ro block 4 for determining the inputs / outputs, the value of the logical zero remains, since the inputs of the adder

27по модулю два поступают одинаковые логические значени . В результате на выходе сумматора 27 по модулю два находитс  значение логического нул , которое через злемент НЕ 28 подаетс  на вход установки в единицу триггера 29 в виде значени  логической единицы .27 modulo two do the same logical values. As a result, the output of the adder 27 modulo two is the value of a logical zero, which through the terminal 28 does not feed the input to the installation of the trigger unit 29 as the value of the logical one.

Затем на вход i-ro блока 4 определени  входов-выходов, который соединен с входом синхронизации триггераThen to the input of the i-ro block 4 definitions of the inputs-outputs, which is connected to the trigger synchronization input

11eleven

29, с выхода элемента 7 задержки синхроимпульсов подаетс  импульс с высоким активным уровнем (фиг. 9), по перепаду которого из состо ни  логического нул  в состо ние логической единицы значение логического нул  с информационного входа триггера 29 передаетс  на выход триггера 29, тем самым подтвержда  ранее установленное значение логического нул  на выходе триггера 29.29, a pulse with a high active level is applied from the output of the delay pulse element 7 (FIG. 9), from which the logical zero value from the information input of the trigger 29 is transmitted to the output of the trigger 29 from the state of a logical zero, thereby confirming the previously set value of the logical zero at the output of the trigger 29.

При приеме информации из блока 11 в п блоков 1 через п блоков 4 определени  входов-выходов блок 4 определе ни  входов-выходов работает следующим образом.When receiving information from block 11 to n blocks 1 through n blocks 4 of the definition of input-output unit 4, the definition of input-output works as follows.

Случай первый. Логическое значени бита на выходе ri-ro блока 1 совпадает с логическим значением бита с п-г выхода блока 11. Так как на управл ющем входе повторител  с трем  состо ни ми находитс  значение логического нул , то логическое значение бита с выхода п-го блока 1 подаетс  на вход п-го блока 4 определени  входов выходов через повторитель 26 с трем  состо ни ми и поступает на второй вход сумматора 27 по модулю два. С п-го выхода блока 11 на первый вход сумматора 27 по модулю два поступает бит с таким же логическим значением, в результате чего на выходе сумматора 27 по мoдyJ;ю два находитс  значение логического нул , которое через элемент НЕ 28 подаетс  на вход установки в единицу триггера 29 в виде значени  логической единицы.The first case. The logical value of the bit at the output of the ri-ro of block 1 coincides with the logical value of the bit from the n-th output of block 11. Since the control input of the repeater with three states contains the value of logical zero, the logical value of the bit from the output of the n-th block 1 is fed to the input of the nth block 4 of the definition of the inputs of the outputs through a repeater 26 with three states and is fed to the second input of the adder 27 modulo two. From the n-th output of block 11 to the first input of the adder 27 modulo two a bit with the same logical value is received, as a result of which the output of the adder 27 by the modeJ; two two is the logical zero value, which through the element 28 is fed to the input of trigger unit 29 as a logical unit value.

Логическое значение бита с п-го выхода блока 11 подаетс  на вход п-г блока 1 через сумг-1атор 12 по модулю два, сумматор 13 по модулю два и повторитель 17 с трем  состо ни ми, на управл ющем входе которого находитс  состо ние логического нул , и записываетс  в регистр 21 сдвига каждого из п блоков 1 с по влением на выходе синхронизации блока 10 импульса с высоким активным уровнем (фиг.9), Затем на вход i-ro блока 4 определени  входов-выходов который соединен с входом синхронизации триггера 29, с выхода элемента 7 задержки синхроимпульсов подаетс  импульс с высоким активным уровнем, по перепаду которого из состо ни  логического нул  в состо ние логической единицы значение логического нул  с информационного входа триггера 29 переда The logical value of the bit from the n-th output of block 11 is fed to the input of the n-g block 1 through sumg-1ator 12 modulo two, the adder 13 modulo two and the repeater 17 with three states, at the control input of which there is a logic zero, and is written to the shift register 21 of each of the n blocks 1 with the appearance of a high active level pulse block 10 at the synchronization output (FIG. 9). Then, at the input of the i-ro block 4, the input-output definition is connected to the trigger synchronization input 29, an impulse is fed from the output of the delayed clock element 7. With a high active level, by the difference from which from the state of logical zero to the state of logical one, the value of logical zero from the information input of the trigger 29 before

10ten

где иwhere and

2020

2525

гдеWhere

порpore

II

кающим  by the repentant

1212

триггера 29,trigger 29,

етс  на выход триггера сУ, тем самым подтвержда  ранее установленное значение логического нул  на выходе триггера 29.at the output of the trigger trigger, thereby confirming the previously established value of the logical zero at the output of the trigger 29.

Случай второй. Логическое значение бита п-го блока 1 не совпадает с логическим значением бита, который по вл етс  на п-м выходе блока 11 при поступлении на вход синхронизации блока 11 импульса с выхода элемента 8 задержки синхроимпульсов, т.е. возникает конфликтна  ситуаци . В этом случае при достижении током, проте- через резистор 30, величиныCase two. The logical value of the bit of the nth block 1 does not coincide with the logical value of the bit that appears at the nth output of block 11 when the block 11 receives a pulse from the output of the delay element 8 of sync pulses, i.e. there is a conflict situation. In this case, when the current reaches, through the resistor 30, the value

и по р ор and p o r

минимальна  разность потенциалов между входами сумматора 27 по модулю два, при котором его выход находитс  в состо нии логической единицы; величина резистора 30, котора  должна удовлетворить условию и порthe minimum potential difference between the inputs of the adder 27 modulo two, at which its output is in the state of a logical unit; the value of the resistor 30, which must satisfy the condition and then

порpore

R p°f , кг1- ппв-L 1R p ° f, kg1-ppv-L 1

Н «океH “oka

30thirty

измен етс is changing

тора 27 поTorus 27 to

3535

4040

4545

5050

5555

Н максH max

- максимальна  величина тока нагрузки в случае отсутстви  конфликтной ситуации,- the maximum value of the load current in the absence of a conflict situation,

уровень на выходе сумма- модулю два из значени  логического нул  в значение логической единицы. На входе установки в единицу триггера 29 возникает перепад логического уровн  из единицы в нольthe output level of the sum modulo two of the value of the logical zero to the value of the logical unit. A logic level difference from one to zero occurs at the input of the installation to the unit of the trigger 29

и триггер 29 устанавливаетс  в единичное состо ние, перевод  тем самым повторитель 26 с трем  состо ни ми 3 третье состо ние с высокоимпеданс- ным выходом. Таким образом, конфликтна  ситуаци  ликвидируетс . В результате этого логическое значение бита с п-го выхода блока 11 подаетс  на вход п-го блока 1 через сумматор 12 по модулю два, сумматор 13 по модулю два, повторитель 17 с трем  состо ни ми , на управл ющем входе которого находитс  состо ние логического нул , и записываетс  в регистр 21 сдвига каждого из п блоков 1 с по влением на выходе синхронизации блока 10 импульса с высоким активным уровнем (фиг. 9).and the trigger 29 is set to one, thereby translating the repeater 26 with three states 3 to the third state with a high impedance output. Thus, the conflict situation is eliminated. As a result, the logical value of the bit from the n-th output of block 11 is fed to the input of the n-th block 1 through the adder 12 modulo two, the adder 13 modulo two, the repeater 17 with three states, the control input of which is logical zero, and is written to the shift register 21 of each of the n blocks 1 with the appearance at the synchronization output of the block 10 of a pulse with a high active level (Fig. 9).

После импульса, по вл ющегос  на входе синхронизации блока 11 с выхода элемента 8 задержки синхроимпульсов на вход каждого i-ro блока А определени  входов-выходов, который соединен с входом синхронизации триггера 29, с выхода элемента 7 задержки синхроимпульсов подаетс  импульс с высоким активным уровнем, по перепаду которого из состо ни  логического нул  в состо ние логической единицы значение логического нул  с информационного входа триггера 29 передаетс  на выход триггера 29, т.е. устанавлива  его в ноль.After the pulse appearing at the synchronization input of block 11 from the output of the delay element 8 sync pulses to the input of each i-ro block A of the input-output definition, which is connected to the synchronization input of the trigger 29, a pulse with a high active level is output from the output of the sync pulse pulse element 7 from the state of logical zero to the state of logical unit, the value of logical zero from the information input of the trigger 29 is transmitted to the output of the trigger 29, i.e. setting it to zero.

Врем  задержки между импульсами с выхода элемента 8 задержки синхроимпульсов и импульсами с выхода элемента 7 задержки синхроимпульсов определ етс  быстродействием блока 11 и временем записи информации в регистр 21 сдвига каждого блока 1.The time delay between the pulses from the output of the sync pulse delay element 8 and the pulses from the output of the sync pulse delay element 7 is determined by the speed of the block 11 and the information recording time in the shift register 21 of each block 1.

Импульсы с высоким активным уровнем с выхода синхронизации блока 10 подаютс  одновременно на вход каждого i-ro блока 1 и на вход формировател  3, с выхода которого псевдослучайна  т-последовательность подаетс  на вход каждого п-го блока 1, а записываетс  в каждый регистр 21 сдвига каждого п-го блока 1 через сумматор 12 по модулю два, сумматор 23 по модулю два и повторитель 17 с трем  состо ни ми при по влении на выходе синхронизации блока 10 импульса с высоким активным уровнем. Этим обеспечиваетс  ненулевое состо ние каждого из п блоков 1 в процессе работы устройства.Pulses with a high active level from the synchronization output of block 10 are simultaneously fed to the input of each i-ro block 1 and to the input of a shaper 3, from the output of which the pseudo-random t-sequence is fed to the input of every n-th block 1, and written to each shift register 21 each nth block 1 through modulator two adder 12, modulo two adder 23 and repeater 17 with three states, when a sync output of block 10 receives a high active level pulse. This ensures the non-zero state of each of the n blocks 1 during the operation of the device.

Вычисленные сигнатуры индицируютс  блоком 9 индикации и сравниваютс  с сигнатурами, полученными в результате проверки исправного цифрового блока или математического моделировани  . Контролируемый цифровой блок считаетс  исправным, если указанные (Сигнатуры совпадают.The calculated signatures are indicated by the display unit 9 and compared with the signatures obtained as a result of a valid digital block or mathematical modeling. The monitored digital block is considered to be operational if the indicated ones (the signatures are the same.

Блок to может быть реализован на основе любого устройства, работа которого обеспечивает требуемую последовательность информационных и стробирующих сигналов, например Электроника-60 с устройством параллельного обмена И2 15КС-180-032.The to block can be implemented on the basis of any device whose operation provides the required sequence of information and gate signals, for example, Electronics-60 with a parallel exchange device I2 15KX-180-032.

Claims (2)

1. Устройство дл  стохастического контрол  микропроцессорных цифровых блоков, содержащее блок задани  исходных данных, дешифратор, входной1. A device for stochastic control of microprocessor digital blocks, containing a block for setting initial data, a decoder, an input 00 5five 00 5five 00 5five 00 5five 00 5five регистр, формирователь псевдос/ учай- ной последовательности, блок индикации и первый элемент задержки причем группа информационных входов дешифратора соединена с группой ад ресных выходов блока задани  исходных данных, строб адреса которого соединен со стробнрующим входом дешифратора , группа выходов которого соединена с группой синхронизирующих входов входного регистра, информаци- онный вход которого соединен с информационным выходом блока задани  исходных данных, выход начальной установки которого соединен с входами начальной установки входного регистра и формировател  псевдослучайной последовательности, вход синхронизации формировател  псевдослучайной последовательности соединен с входом первого элемента задержки, выход которого  вл етс  выходом синхронизации устройства дл  подключени  к соответствующему входу контролируемого блока, отличающеес  тем, что, с целью расширени  функциональных возможностей устройства за счет контрол  цифровых блоков с двунаправленными сигналами и произвольным назначением входных сигналов, в устройство введены регистр задани  режима работы, 1 блоков формировани  воздействий и приема результатов, 1 блоков определени  входов-выходов и второй элемент задержки, причем i-и выход входного регистра соединен с i-м информационным входом регистра задани  режима работы и с первым информационным входом, i-го блока формировани  воздействий и приема результатов, где ,2,...,, вход задани  режима работы i-ro блока формировани  входных воздействий и приема результатов соединен с i-M выходом регистра задани  режима работы, вход записи которого  вл етс  первым выходом строба записи блока задани  исходных данных, выход синхронизации которого соединен с входами первого и второго элементов задержки и с входом синхронизации 1 блоков формировани  воздействий и приема результатов, входы строба записи которых объединены и подключены к второму выходу строба записи блока задани  исходных данных, выход начальной установки которого соединен с входами начальной установки 1 блоков формировани  воздействий и прие-the register, the pseudo / learning sequence generator, the display unit and the first delay element, the group of information inputs of the decoder is connected to the group of address outputs of the source data setting block, the address gate of which is connected to the strobing input of the decoder, the group of outputs of which is connected to the group of synchronizing inputs of the input register, the information input of which is connected to the information output of the initial data setting block, the output of the initial setup of which is connected to the inputs of the initial setting the input register and the pseudo-random sequence shaper, the sync input of the pseudo-random sequence shaper is connected to the input of the first delay element whose output is the device sync output for connecting to the corresponding input of the monitored block, in order to expand the functionality of the device by controlling digital blocks with bidirectional signals and arbitrary assignment of input signals, the device is entered into the operation mode setting master, 1 impact shaping and receiving unit, 1 input-output determination unit and the second delay element, the i-and output of the input register connected to the i-th information input of the operating mode setting register, and the first information input, i- The first block of formation of effects and reception of results, where, 2, ... ,, the input of setting the operating mode of the i-ro block of formation of input effects and receiving of results is connected to the iM output of the register of the operation mode setting, the recording input of which is the first output of the recording unit's coffin of the initial data set, the synchronization output of which is connected to the inputs of the first and second delay elements and the synchronization input 1 of the impact and reception blocks, the recording strobe inputs of which are combined and connected to the second output strobe of the initial data recording block; which is connected to the inputs of the initial installation 1 blocks the formation of impacts and ма результатов и 1 блоков определени  входов-выходов, входы псевдо- i случайной последовательности блоков формировани  воздействий и приема ре- зультйтов объединены и подключены к выходу формировател  псевдослучайной последовательности, входы синхронизации блоков определени  входоввыходов объединены и подключены к вы- д ход первого сумматора по модулю дваa result and 1 input-output definition blocks, pseudo-i random sequence of impact formation and reception block blocks of outputs are combined and connected to the output of a pseudo-random sequence generator, the clock inputs of the input-output definition blocks are combined and connected to the output of the first modulator two ходу второго элемента задержки, выход i-ro блока формировани  воздействий и приема результатов соединен с информационным входом i-ro блока определени  входов-выходов, вход-выход которого соединен с вторит информационным входом i-ro блока формировани  воздействий и приема результатов и  вл етс  i-M входом-выходом группы информационных входов-выходов устройства дл  подключени  к контролируемому блоку, группа информационных выходов i-ro блока формировани  воздействий и приема результатов соединена с i-и группой входов блока индикации.In the course of the second delay element, the output of the i-ro forcing unit and receiving results is connected to the information input of the i-ro block for determining the inputs / outputs, the input / output of which is connected to the second information input for the i-ro block for forming the effects and receiving results and is iM the input-output group of information input-output devices for connecting to the monitored block, the group of information outputs of the i-ro block for generating effects and receiving results is connected to the i-and input group of the display block. 2. Устройство поп, 1, отличающеес  тем, что каждый блок формировани  воздействий и приема результатов содержит регистр сдвига, три повторител  с трем  состо ни ми, три сумматора по модулю два, два элемента И-НЕ и элемент НЕ, причем выходы формирователей с трем  состо ни ми объединены и подключены к входу последовательного занесени  регистра сдвига, п-й и т- выходы группы выходов которого соединены соответственно с первым и вторым входами первого сумматора по модулю два, где .2. Device pop, 1, characterized in that each block of formation of effects and reception of results contains a shift register, three repeaters with three states, three modulo-two adders, two IS-NOT elements and an element NOT, and the outputs of the formers with three the states are combined and connected to the input of the sequential recording of the shift register, the nth and m-outputs of the group of outputs of which are connected respectively to the first and second inputs of the first modulo-two adder, where. 1515 2020 2525 30thirty 3535 4040 соединен с первым входом второго сум матора по модулю два, выход которого соединен с информационным входом вто рого формировател  с трем  состо ни  ми, управл ющий вход которого соединен с первыми входами элементов И-НЕ и  вл етс  входом задани  режима работы блока, информационный вход третьего формировател  с трем  состо ни ми  вл етс  первым информацион ным входом блока, вход элемента НЕ объединен с вторым входом первого элемента И-НЕ и  вл етс  вторым входом строба записи блока, выход элемента НЕ соединен с вторым входом вт рого элемента И-НЕ, выходы первого и второго эле1 1ентов И-НЕ соединены с управл ющими входами соответственн третьего и первого формирователей с трем  состо ни ми, тактовый вход и вход обнулени  регистра сдвига  вл ютс  соответственно входом синхронизации и входом начальной установки блока, информационный вход и вход псевдослучайной последовательности которого соединены соответственно с первым и вторым входами третьего сумматора по модулю два, выход которого соединен с вторым входом второг сумматора по модулю два.connected to the first input of the second modulo-two summit, the output of which is connected to the information input of the second shaper with three states, the control input of which is connected to the first inputs of the NAND elements and is the input of the operation mode the three-state generator is the first information input of the block, the input of the element is NOT combined with the second input of the first NAND element and is the second input of the recording gate of the block, the output of the element is NOT connected to the second input of the second electronic the AND-NOT inputs, the outputs of the first and second ele ¬ nents are NOT connected to the control inputs of the third and first three-state drivers respectively, the clock input and the zero input of the shift register are the synchronization input and the initial setup input of the block, the information input and the input of a pseudo-random sequence of which is connected respectively to the first and second inputs of the third modulo-two adder, the output of which is connected to the second input of the second modulo-two adder. т(1,К), п(1,К), К - разр дность регистра сдвига, К-й разр дный выход регистра сдвига соединен с информационным входом первого формировател  с трем  состо ни ми и  вл етс  информационным выходом блока, разр дные выходы регистра сдвига образуют группу информационных выходов блока, вы5t (1, K), p (1, K), K is the shift register size, the K-th bit output of the shift register is connected to the information input of the first shaper with three states and is the information output of the block, the bit outputs the shift register form a group of information outputs of the block, you 00 5five 00 5five 00 соединен с первым входом второго сумматора по модулю два, выход которого соединен с информационным входом второго формировател  с трем  состо ни ми , управл ющий вход которого соединен с первыми входами элементов И-НЕ и  вл етс  входом задани  режима работы блока, информационный вход третьего формировател  с трем  состо ни ми  вл етс  первым информационным входом блока, вход элемента НЕ объединен с вторым входом первого элемента И-НЕ и  вл етс  вторым входом строба записи блока, выход элемента НЕ соединен с вторым входом второго элемента И-НЕ, выходы первого и второго эле1 1ентов И-НЕ соединены с управл ющими входами соответственно третьего и первого формирователей с трем  состо ни ми, тактовый вход и вход обнулени  регистра сдвига  вл ютс  соответственно входом синхронизации и входом начальной установки блока, информационный вход и вход псевдослучайной последовательности которого соединены соответственно с первым и вторым входами третьего сумматора по модулю два, выход которого соединен с вторым входом второго сумматора по модулю два.connected to the first input of the second modulo two, the output of which is connected to the information input of the second shaper with three states, the control input of which is connected to the first inputs of the AND-NES elements and is the input of the operation mode of the block the three states is the first information input of the block, the input of the element is NOT combined with the second input of the first NAND element, and is the second input of the recording strobe of the block, the output of the element is NOT connected to the second input of the second e The AND-NOT elements, the outputs of the first and second elements 1 are NOT connected to the control inputs of the third and first drivers with the three states, the clock input and the zero input of the shift register are the synchronization input and the initial setup input of the block, the information input and the input of a pseudo-random sequence of which is connected respectively to the first and second inputs of the third modulo-two adder, the output of which is connected to the second input of the second modulo-two adder. мm OfffSOfffs 2 ислгр(зб2 islgr (zb CuH foowЩ{/ЯCuH foowSCH 0/7740/774 yC/r7O S/(OyC / r7O S / (O 0/7J30 / 7J3 OfnS Ин(рормацицOfnS Ying (rormatsy Начальна Initial ijcmaHoBffu Const 1ijcmaHoBffu Const 1 HffHff Фиг.ЗFig.Z OmlOml Om7Om7 Нача/гма г ycmaf/ofM jNacha / GMA ycmaf / ofM j Co fist 0Co fist 0 0мгЛ0mgL Ha 1.11Ha 1.11 Фиг.55 АдресAddress CfTjfio/ иоресаCfTjfio / ioresa ИН(рОрМЛ IN (rOML цийof 2-й записи.2nd record. Ыи кропи- зицииOutage Фаг. 6Phage. 6 Фиг,7FIG. 7 АдресAddress Cmpof адресаCmpof addresses HHtpop- мйциаHHtpop- mission 2-й cmpog записи2nd cmpog entry Синхроны Syncs i к i 2 к / г лi to i 2 k / g l 1.JJ1.JJ Син- ию- низаHtfftSine-ju- bottomHtfft А-/BUT-/ Фаг.вPhag.v