SU1499335A1 - Adder-accumulator - Google Patents
Adder-accumulator Download PDFInfo
- Publication number
- SU1499335A1 SU1499335A1 SU874259309A SU4259309A SU1499335A1 SU 1499335 A1 SU1499335 A1 SU 1499335A1 SU 874259309 A SU874259309 A SU 874259309A SU 4259309 A SU4259309 A SU 4259309A SU 1499335 A1 SU1499335 A1 SU 1499335A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- adder
- block
- trigger
- Prior art date
Links
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
Изобретение относитс к вычислительной технике, а также может быть использовано в генераторах и цифровых синтезаторах частот (,в частности, в дробных синтезаторах частот). Цель изобретени - расширение области применени за счет возможности использовани в цифровых синтезаторах частот. Накапливающий сумматор содержит комбинационный сумматор 1, регистр 2, блок 3 пам ти, мультиплексор 4, информационный вход 5, дешифратор 6, счетчик 7, тактовый вход 8, блок 9 управлени , блок 10 синхронизации. 1 з.п. ф-лы, 2 ил.The invention relates to computing, and can also be used in oscillators and digital frequency synthesizers (in particular, in fractional frequency synthesizers). The purpose of the invention is to expand the scope of use due to the possibility of use in digital frequency synthesizers. The accumulating adder contains a combinational adder 1, a register 2, a memory block 3, a multiplexer 4, an information input 5, a decoder 6, a counter 7, a clock input 8, a control block 9, a synchronization block 10. 1 hp f-ly, 2 ill.
Description
ггyy
с юwith y
Изобретение относитс к области вычислительной техники, а также может быть использовано в генераторах и цифровых синтезаторах частот (в частности, в дробных синтезаторах частот).The invention relates to the field of computing, and can also be used in generators and digital frequency synthesizers (in particular, in fractional frequency synthesizers).
Цель изобретени - расширение области применени путем обеспечени возможности использовани в цифровых синтезаторах частот.The purpose of the invention is to expand the field of application by allowing the use in digital frequency synthesizers.
На фиг,1 представлена структурна схема накапливающего сумматора; на фиг.2 - структурна схема блока управлени „Fig, 1 shows the structural scheme of the accumulating adder; figure 2 - block diagram of the control unit "
Накапливающий сумматор (фиг.О содержит комбинационный сумматор 1, регистр 2, блок 3 пам ти, мультиплексор 4, информационный вход 5, дешифратор 6, счетчик 7, тактовый вход 8, блок 9 управлени , блок 10 синхронизации .The accumulating adder (FIG. O contains a combinational adder 1, a register 2, a memory block 3, a multiplexer 4, an information input 5, a decoder 6, a counter 7, a clock input 8, a control block 9, a synchronization block 10.
Блок 9 управлени (фиг.2) содержит первый, второй и третий триггеры 11 - 13, элемент НЕ 14, первый и второй элементы И 15 и 16.The control block 9 (Fig. 2) contains the first, second and third triggers 11-13, the HE element 14, the first and second And 15 and 16 elements.
Накапливающий сумматор работает следующим образомAccumulating adder works as follows
На вход счетчика 7 и на вход блока 10 с входа 8 поступают тактовые импульсы„ Каждый входной тактовый импульс переводит счетчик 7 в следующее состо ние о Выходной сигнал счетчика 7 в параллельном коде непосредственно управл ет .работой мультиплексора 4, блока 3 и дешифратора 6. Блок 10 формирует на выходах несовпадающие во времени импульсы. На вхо мультиплексора 4 подаетс многоразр дный код.The clock pulses go to the input of counter 7 and to the input of block 10 from input 8. Each input clock pulse transfers counter 7 to the next state. The output signal of counter 7 in the parallel code directly controls the operation of multiplexer 4, block 3 and decoder 6. Block 10 generates non-coincident impulses at the outputs. At the input of multiplexer 4, a multi-bit code is supplied.
Рассмотрим работу накапливающего сумматора во врем действи одного тактового импульса. С помощью кода на выходе счетчика 7 выбираетс соответствующа часть входного кода и со ответствующа часть зоны пам ти 3 блока, в который информаци была записана в соответствующем такте предыдущего цикла. С приходом от блока 10 импульсов на тактовый вход ре- гистра 2 информаци с соответствующей зоны пам ти блока 3 переписываетс в регистр 2 и ПС ступает на первый информационный вход сумматора 1. На второй информационный вход сумматора 1 через мультиплексор 4 поступает соответствующа чгггь кода. В сумматор 1 осуществл ете г арифметическое суммирование трех -шсел: поступающего сConsider the operation of the accumulating adder during the action of one clock pulse. Using the code at the output of the counter 7, the corresponding part of the input code is selected and the corresponding part of the memory zone 3 of the block in which the information was recorded in the corresponding clock of the previous cycle. With the arrival of pulses from block 10, the clock input of register 2 information from the corresponding memory zone of block 3 is rewritten into register 2 and the MS steps onto the first information input of adder 1. The second information input of adder 1 through multiplexer 4 receives the corresponding code. In adder 1, you perform an arithmetic summation of three -cals: incoming from
00
5five
00
5five
00
5 five
выхода регистра 2 на первый информационный вход сумматора 1, поступающего с мультиплексора 4 на второй информационный вход сумматора I, поступающего с выхода блока 9 на вход переноса сумматора 1 о С приходом на входы записи блока 3 и блока 9 с выхода блока 10 импульса записи в соответствующую зону пам ти блока 3,которую определ ет поступающий со счетчика 7 параллельный код, записываетс код суммы трех чисел, а в триггер 11 блока 9 с выхода переноса сумматора 1 сигнал переполнени Последний сигнал будет использоватьс при суммировании чисел в следующем такте работы накапливающего сумматораthe output of the register 2 to the first information input of the adder 1, coming from multiplexer 4 to the second information input of the adder I, coming from the output of block 9 to the transfer input of the adder 1 о With the arrival at the write inputs of block 3 and block 9 from the output of block 10 of the write pulse to the corresponding the memory area of block 3, which is determined by the parallel code coming from counter 7, is written down the code of the sum of three numbers, and the trigger 11 of block 9 from the transfer output of adder 1 overflow signal. The last signal will be used when summing the numbers the next cycle of operation of the accumulator
С помощью дешифратора 6 опознаетс начальное и конечное состо ни счетчика 7, начало и конец цикла работы накапливающего сумматора. В начале цикла дешифратор 6 опознает нулевое состо ние счетчика 7 и выдает на первом выходе сигнал с уровнем логической единицы. В блоке 9 этот сигнал логической единицы инвертируетс элементом НЕ 14, блокирует элемент И 15„ Таким .образом, с приходом сигнала на тактовый вход блока 9 в триггер 12 записываетс сигнал с уровнем логического нул .Using the decoder 6, the initial and final states of the counter 7, the beginning and the end of the operation cycle of the accumulating adder are recognized. At the beginning of the cycle, the decoder 6 identifies the zero state of the counter 7 and outputs a signal with a level of logical one at the first output. In block 9, this signal of the logical unit is inverted by the element NOT 14, blocks the element 15 and. Thus, with the arrival of the signal at the clock input of block 9, the trigger 12 records the signal with a logic zero level.
Во врем других тактов цикла де- 5 шифратор 6 на первом выходе выдает сигнал с уровнем логического нул . Элементом НЕ 14 сигнал инвертируетс . Полученный на выходе элемента НЕ 14 сигнал с уровнем логической единицы пропускает через элемент И 15 сигнал с выхода триггера 11 на информа- ционньй вход триггера 12.During other cycles of the cycle, the decoder 6 at its first output generates a signal with a logic level of zero. Element NOT 14 inverts the signal. Received at the output of the element NOT 14 signal with the level of the logical unit passes through the element 15 and the signal from the output of the trigger 11 to the information input of the trigger 12.
Таким образом, с помощью дешифратора 6 и блока 9 на вход переноса сумматора 1 подаетс сигнал логического нул в начальном такте цикла и логический сигнал, соответствующий предыдущему состо нию выхода переноса сумматора 1 в последующих тактах цикла работы накапливающего сумматора оThus, using the decoder 6 and block 9, the transfer input of the adder 1 is given a logical zero signal in the initial cycle cycle and a logical signal corresponding to the previous transfer output state of the adder 1 in the subsequent cycles of the accumulating adder cycle
На втором выходе дешифратора 6 по вл етс сигнал с уровнем логической единицы в последнем такте цикла Этот сигнал пропускает в блоке 9 через г лемент И 16 с выхода блока 10 на вход записи блока 9 поступающийAt the second output of the decoder 6, a signal appears with the level of the logical unit in the last cycle cycle. This signal passes in block 9 through r the AND 16 element from the output of block 10 to the recording input of block 9
00
импульс синхронизации, с помощью которого в триггер 13 записываетс сsynchronization pulse, with which the trigger 13 is recorded with
5five
выхода переноса сумматора 1 на первый вход блока 9 поступаюпщй сигнал переполнени сумматора 1, С выхода триггера 13 сигнал переполнени поступает на выход накапливающего сумматора .transfer output of adder 1 to the first input of block 9 is the incoming overflow signal of adder 1; From the output of flip-flop 13, the overflow signal arrives at the output of accumulating adder.
При использовании накапливающего сумматора в схемах дробных, двухуровневых и многоуровневых синтезаторов частот информаци о тек ущем со сто нии накапливающего сумматора на соответствующие узлы может выводитьс с информационного выхода сумматора 1 оWhen using the accumulating adder in the schemes of fractional, two-level and multi-level frequency synthesizers, information about the flow from the stand of the accumulating adder to the corresponding nodes can be output from the information output of the adder 1 o
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU874259309A SU1499335A1 (en) | 1987-06-10 | 1987-06-10 | Adder-accumulator |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU874259309A SU1499335A1 (en) | 1987-06-10 | 1987-06-10 | Adder-accumulator |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1499335A1 true SU1499335A1 (en) | 1989-08-07 |
Family
ID=21309805
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU874259309A SU1499335A1 (en) | 1987-06-10 | 1987-06-10 | Adder-accumulator |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1499335A1 (en) |
-
1987
- 1987-06-10 SU SU874259309A patent/SU1499335A1/en active
Non-Patent Citations (1)
Title |
---|
Патент US № 3735269, кл, 328/14, 1973„ Авторское свидетельство СССР 1335979, кло G 06 F 7/38, 1986. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU1499335A1 (en) | Adder-accumulator | |
SU526023A1 (en) | Memory device | |
JPS5941336B2 (en) | buffer memory device | |
SU1376074A1 (en) | Device for programmed delay of information | |
SU1605244A1 (en) | Data source to receiver interface | |
SU567208A2 (en) | Multidigit decade counter | |
SU1213524A1 (en) | Pseudorandom sequence generator | |
SU1531086A1 (en) | Arithmetic-logic device | |
SU790346A1 (en) | Pulse counter | |
SU849299A1 (en) | Storage | |
SU1282147A1 (en) | Device for controlling memory access | |
SU450233A1 (en) | Memory device | |
SU824191A1 (en) | Signal delay device | |
SU1606972A1 (en) | Device for sorting data | |
SU868975A1 (en) | Pulse generator | |
SU1159033A1 (en) | Device for calculating current average value | |
SU1591010A1 (en) | Digital integrator | |
SU1451698A1 (en) | Device for shaping remainder from number by arbitrary modulo | |
SU1144103A1 (en) | Device for ordering numbers | |
SU1168965A1 (en) | Device for tracing nodes of network area | |
SU982094A2 (en) | Buffer storage | |
RU1795471C (en) | Fast transform processor | |
SU1084901A1 (en) | Device for checking memory block | |
SU1394213A1 (en) | Device for programmed delay of information | |
SU1112365A1 (en) | Device for forming interruption signal |