SU1376258A1 - Apparatus for block-wise timing of digital transmission system - Google Patents

Abstract

Изобретение относитс  к электросв зи и может использоватьс  в цифровых системах передачи, примен ющих многоуровневые блочные балансные коды с избыточностью. Цель изобретени  - повьппение помехоустойчивости блочной синхронизации. Сигналы троичного линейного кода через регистр 1 сдвига и блок ключей 2 поступают на детектор 3 запрещенных кодовых слов. При обнаружении запрещенного кодового слова детектор 3 формирует импульс, который поступает на интегратор 4. При превышении напр жением интегратора 4 определенного порога пороговый блок 5 сравнени  формирует импульс, по которому осуществл етс  сброс интегратора 4 через элемент ИЛИ 13, а в делителе частоты 6 на четыре происходит переход сигнала логической единицы в другой разр д . Делители частоты 6,7 на четыре, элементы И 8-11, ИЛИ 12 обеспечивают установку начальной фазы синхросигнала в начальный момент вхождени  в синхронизм. Счетчик 14 количества анализируемых кодовых слов задает интервал времени. 2 ил. The invention relates to telecommunications and can be used in digital transmission systems using multi-level block balance codes with redundancy. The purpose of the invention is to increase noise immunity of block synchronization. The signals of the ternary linear code through the shift register 1 and the key block 2 arrive at the detector 3 forbidden code words. When a forbidden code word is detected, the detector 3 generates a pulse that arrives at integrator 4. When the voltage of integrator 4 exceeds a certain threshold, threshold comparison unit 5 generates a pulse that resets integrator 4 through the element OR 13, and in frequency divider 6 by four the signal of a logical unit is transferred to another bit. Frequency dividers 6.7 into four, elements AND 8-11, OR 12 provide for setting the initial phase of the clock signal at the initial time of synchronization. The counter 14 of the number of analyzed code words sets the time interval. 2 Il.

Description

оэ oh

О)ABOUT)

tsDtsD

СП 00SP 00

Изобретение относитс  к т,ехннке электросв зи и может быть использовано в цифровых системах передачи, примен ющих многоуровневые блочные балансные коды с избыточностью.The invention relates to telecommunications, and can be used in digital transmission systems using multi-level block balanced codes with redundancy.

Цель изобретени  - повьшение помехоустойчивости блочной синхронизаЦРШ .The purpose of the invention is to improve the noise immunity of the block synchronization of the SRB.

На фиг. 1 представлена структурна  электрическа  схема устройства дл  блочной синхронизации цифровой системы передачи; на фиг. 2 - временные диаграммы, по сн ющие работу устройства.FIG. Figure 1 shows the electrical block diagram of a device for block synchronization of a digital transmission system; in fig. 2 - timing diagrams for the operation of the device.

Устройство дл  блочной синхронизации цифровой системы передачи содержит регистр 1 сдвига, блок ключей 2, детектор 3 запрещенных кодовых слов, интегратор , пороговый блок 5 сравнени , первьо и второй делители 6 и 7 частоты на четыре, первый, второй третий и четвертый элементы И 8 - 11, первый и второй элементы ИЛИ 12 и 13 и счетчик 14 количества анализируе- мых кодовых слов.The device for block synchronization of the digital transmission system contains a shift register 1, a key block 2, a detector of 3 forbidden code words, an integrator, a comparison threshold block 5, first and second dividers 6 and 7 frequencies into four, first, second third and fourth elements AND 8 - 11, the first and second elements OR 12 and 13 and the counter 14 of the number of analyzed code words.

Устройство дл  блочной синхронизации цифровой системы передачи работает следующим образом.A device for block synchronization of a digital transmission system operates as follows.

Принимаемые сигналы троичного линейного кода (фиг. 2а) с тактовой частотой (фиг. 2д) через регистр 1 поступают на соответствующие входы блока ключей 2, с выходов которогоThe received signals of the ternary linear code (Fig. 2a) with a clock frequency (Fig. 2e) through the register 1 arrive at the corresponding inputs of the key block 2, from the outputs of which

сигналы поступают на соответствуюп ие входы детектора 3, Сигнал, поступающий на управл ющий вход блока ключей 2, задает начальную фазу (фиг. 26) сигнала блочной синхронизации. В детекторе 3 осуществл етс  поиск запре щенных кодовых слов. При обнаружении запрещенного кодового слова на выходе детектора 3 формируетс  импульс (фиг. 26). Пор док работы детектора 3 определ етс  кодовой таблицей используемого кода. С выхода детектора 3 импульсы поступа от на интегратор 4 (фиг. 2в), на управл ющий вход которого с выхода второго элемента ИЛИ 13 поступают импульсы, которые устанавливают интегратор- 4 в начальное состо ние. С выхода интегратора 4 сигнал поступает на вход порогового блока 5, в котором он сравниваетс  с пороговым напр жением Up (фиг. 2в). В случае превьппени  порога U на выходе порогового блока 5 формируетс  импульс (фиг. 2г), который постуг пает на первый вход второго элементаthe signals arrive at the corresponding inputs of the detector 3. The signal arriving at the control input of the key block 2 sets the initial phase (Fig. 26) of the block synchronization signal. Detector 3 searches for the forbidden code words. When a forbidden code word is detected, a pulse is generated at the output of the detector 3 (Fig. 26). The order of operation of the detector 3 is determined by the code table of the code used. From the output of the detector 3, the pulses come from the integrator 4 (Fig. 2c), to the control input of which from the output of the second element OR 13 pulses arrive, which set the integrator 4 to the initial state. From the output of the integrator 4, the signal is fed to the input of the threshold unit 5, in which it is compared with the threshold voltage Up (Fig. 2c). In the case when threshold U is exceeded, a pulse is formed at the output of threshold block 5 (Fig. 2d), which strikes the first input of the second element

10ten

1515

, 5 , five

2020

30thirty

3535

4545

40 г 40 g

00

РШИ 13 и на вход первого делител  6 частоты. При поступлении на вход первого делител  6 частоты импульса (фиг. 2г) сигнал логической еди1шцы переходит во второй разр д (фиг.2л), а выходы остальных разр дов устанавливаютс  в нулевое состо ние (фиг.2к, м, и н) и т.д. Одновременно сигналы тактовой частоты (фиг. 2д) поступают на вход второго делител  7 частоты. При поступлении на вход второго делител  7 частоты сигнала логической единицы (фиг. 2д) импульс по вл етс  только на выходе первого разр да (фиг. 2е). Каждый последующий импульс , поступающий на вход второго делител  7 частоты, вызывает переход выходного сигнала в соседний разр д (фиг. 2ж, 3.и и).RSHI 13 and to the input of the first divider 6 frequency. When a pulse frequency (Fig. 2d) arrives at the input of the first divider 6, the signal of the logical unit goes into the second discharge (Fig. 2L), and the outputs of the remaining bits are set to the zero state (Fig. 2k, m, and n) and t. .d At the same time, the clock frequency signals (Fig. 2d) are fed to the input of the second frequency divider 7. When a second signal of the logical unit (Fig. 2e) arrives at the input of the second divider 7, the pulse appears only at the output of the first bit (Fig. 2e). Each subsequent pulse arriving at the input of the second frequency divider 7 causes the output signal to transition to the next bit (Fig. 2g, 3, and 2).

Таким образом, в начальный момент вхождени  в синхронизм совместна  работа первого и второго делителей 6 и 7 частоты, первого, второго, третьего и четвертого элементов И 8 - 11 и первого элемента ИЛИ 12 обеспечивает установку начальной фазы синхросигнала (фиг. 2о) . При этом в интеграторе 4 начинаетс  отсчет заданного количества запрещенных кодовых слов, а в счетчике 14 начинаетс  отсчет заданного интервала из N кодовых слов. Интервал времени Т, определ емый количеством анализируемых кодовых слов N, зависит от задаваемого времени вхождени  в синхронизм путем установки счетчика 14 в режим счета на N..Thus, at the initial time of synchronization, the joint operation of the first and second dividers 6 and 7 of the frequency, the first, second, third and fourth elements AND 8-11 and the first element OR 12 ensures that the initial phase of the clock signal is set (Fig. 2o). At the same time, in integrator 4, a count of a predetermined number of forbidden code words begins, and in counter 14, a predetermined interval of N code words begins. The time interval T, determined by the number of analyzed code words N, depends on the time to be entered into synchronism by setting counter 14 to the counting mode to N.

Claims (1)

Формула изобретени Invention Formula Устройство дл  блочной синхронизации цифровой системы передачи, содержащее регистр сдвига, последовательно соединенные детектор запрещенных кодовых слов, интегратор, пороговый блок сравнени  и первый делитель частоты на четьфе, выходы которого подключены к первым входам . первого, второго, третьего и четвертого элементов И, к вторым входам которых подключены соответствующие выходы второго делител  частоты на четыре , выходы первого, второго, третьего и четвертого элементов И подключены к соответствующим входам первого элемента ИЛИ, счетчик количества анализируемых кодовых слов, тактовый вход регистра сдвига объединен сA device for block synchronization of a digital transmission system, comprising a shift register, a series of forbidden code words connected in series, an integrator, a comparison threshold unit and a first frequency divider, which outputs are connected to the first inputs. the first, second, third and fourth elements And, to the second inputs of which the corresponding outputs of the second frequency divider are connected to four, the outputs of the first, second, third and fourth elements And are connected to the corresponding inputs of the first element OR, the counter of the number of analyzed code words, the clock input of the register shear combined with входом второго делител  частоты на четыре и  вл етс  тактовым входом устройства, отличающеес  тем, что, с целью повышени  помехоустойчивости блочной синхронизации, введены блок ключей и второй элемент ИЛИ, при этом выходы порогового блока сравнени  и счетчика количества анализируемых кодовых слов подключе- ны соответственно к первому и второму входам второго элемента ИЛИ, выходthe input of the second frequency divider by four and is a clock input of the device, characterized in that, in order to improve the block synchronization immunity, a key block and a second OR element are entered, while the outputs of the threshold comparison block and the counter of the number of analyzed code words are connected respectively to the first and second inputs of the second element OR, the output которого подключен к управл ющим входам интегратора и счетчика количест- ва анализируемых кодовых слов, а выходы регистра сдвига подключены к соответствующим входам детектора запрещенных кодовых слов через блок ключей, к управл ющему входу которого и к входу счетчика количества анализируемых кодовых слов подключен выход первого элемента 1ШИ, который  вл етс  выходом устройства.which is connected to the control inputs of the integrator and the counter of the number of analyzed code words, and the outputs of the shift register are connected to the corresponding inputs of the prohibited code words detector via a key block, to the control input of which and the counter of the number of analyzed code words are connected which is the output of the device.