SU1357957A1 - Устройство дл диагностики многопроцессорной системы - Google Patents

Abstract

Изобретение может быть использовано дл  автоматического обнаружени  неисправности в цифровой вычислительной машине, состо щей не менее чем из двух процессоров. Целью изобретени   вл етс  повьппение точности диагностики за счет одновременного сравнени  выходных сигналов процессоров . Устройство дл  диагностики многопроцессорной системы содержит многоканальный коммутатор 1, осуществл ющий подключение одноименных сигналов процессоров к схеме сравнени  2, шифратор 3, преобразующий результат сравнени  в форму, приемлемую дп  последуюцей обработки процессорами, блок управлени  4, осуществл ющий приоритетное подключение процессоров в режим контрол , а также прием и выдачу сигналов синхронизации и управлени , процессоры с первого 5.1 по п-й 5.п. 5 ил. (Л 00 СП Ч СО ел Фиг.1

Description

Изобретение относитс  к вычислиельной технике и предназначено дл  втоматического определени  адреса еисправности в цифровой вычислиельной машине, состо щей не менее ем из двух процессоров.

Цель изобретени  - повышение точости диагностики за счет одновремен-

ни  обработк сигнал Окон Прерывание лам

ости диагностики за счет одновремен- rnp.,

ого сравне1ш  выходных сигналов про- to V I 1 ,

I (г eccoDOB.. L -I

Пр, (TOpl nf.-

15

coИ , .P

25

30

ессоров

Ha фиг. 1 представлена функциональа  схема устройства; на фиг, 2 и 3 - ункциональные схемы многоканального коммутатора, схемы сравнени , блока правлени ; на фиг. 4 и 5 блок-схема алгоритма и временна  диаграмма Функционировани  устройства соответственно ,

Устройство содержит многоканалытый 20 коммутатор 1, схему 2 сравнени , шифратор 3, блок 4 управлени , процес- соры с первого 5.1 по п-й 5.п.

Блок 4 управлени  (фиг. 2 и 3) держит первую группу 6 элементов элементы И с первого 7,1 по р-й 7 п той группы, вторую 8, третью 9, чет- вертую 10 группы элементов И, элементы И с первого 11.1 по четырнадцатый 11.14 шестой группы, первый элемент И 12.1 восьмой группы, четные элементы И 12.(2п) восьмой группы, нечетные элементы И 12.(2n-l) восьмой группы, дес тую группу 13 элементов И, седь- мую группу 14 элементов И, дев тую группу 15 элементов И, одиннадцатую группу 16 элементов И, элементы ИЛИ с первого 17.1 по ()-й 17.(п-2) третьей группы, первую группу 18 эле- ментов ИЛИ, элементы ИЛИ первый 19.1 и второй 19.2 второй группы, четвертую 20 и п тую 21 группы элементов ИЛИ, четвертую группу 22 триггеров, триггеры 23.1 - 23.3. первой группы, вторую 24, п тую 25, третью 26 группы триггеров, блок 27 регистров индикации , регистр 28 идентификации и счетчик 29 времени.

На схеме прин ты следую1дие обозна™ чени : n - количество процессоров; m - количество контролируемых сигналов процессора; i - номер запрашиваемого процессора; j - номер процессора , выдавшего сигнал ошибки; р 2 (п-1); Г; - сигнал Готовность 5

П

ТОп.«.с

Р-1

макс™

у П ТО; л ТО Г-Э

ко

Г; сиг

ке и готовно II

35

Блокировка сигнал Уста ошибки ; БК; коммутации ; Сброс по не ошибки ; ПП; TOj - сигнал COKj jO, - си ошибки ; ETO триггера оши кировка прер Неблокируем СХ.2, СХ.З, управлени  с ний, триггер ошибок, комм кации; 0,1 г установки тр

В исходно О и сигнал чени : 1 4Q

COKij о- ; БПР

О - ДГ; , О

пи;, ТО;-, БТ

45

I

II

III

IV

V

50

сел.С;; - сигнал Селективный сброс ; РБСИ; - сигнал Разрешение блокировки синхронизации ; ОШ , j - сигнал Ошибка ; tO; - сигнал Врем  ожида55

VI

/ I JJ

прогр налич успеш ной п в аси сигна сором при в прогр ме iнем о по ко успеш и (i хронн

в мом {i следн

ни  обработки прерывани  ; ОК- - сигнал Окончание ; П ; -.сигнал Прерывание определ етс  по форму лам

rnp.,

Пр, (TOpl) (TOj-3)UTOjV nf.-

дл 

n;

j-i

П

ТОп.«.с(ТО„м,кс--2)И

Р-1

макс™

у П ТО; л ТО Г-Э

дл  1

5

0

ко

Г; сигнал Ко1Ф1утаци  по ошибке и готовности II

.

БСИ

м

- сигнал .

5

Блокировка синхронизации ; УТПО;- сигнал Установка триггера пам ти ошибки ; БК;:. - сигнал Блокировка коммутации ; СНОК 0; - сигнал Сброс по несравнению, окончанию ошибки ; ПП; - сигнал Переполнение ; TOj - сигнал Триггер ошибки ; COKj jO, - сигнал Сброс по окончанию ошибки ; ETOj - сигнал Блокировка триггера ошибки ; Б1ТР - сигнал Блокировка прерывани  ; НПР; - сигнал Неблокируемое прерывание ; СХ.1, СХ.2, СХ.З, СХ.4, СХ.5 - схемы блока управлени  соответственно прерываний , триггеров готовности, пам ти ошибок, коммутации процессоров, индикации; 0,1 г- соответственно входы установки триггера в О и в 1.

В исходном состо нии триггеры в О и сигналы имеют следуюпще значени : 1 сел., ; БК;СПОК- О;

Q

COKij о- ; БПР ; БСИ;| ;

О - ДГ; , ОК,- , ПР; , KOj., Г; , УТПО) ,

пи;, ТО;-, БТО;, НПР;, РБСИ , ош;;

5

I

II

III

IV

V

0

5

VI

/ I JJ V/ 1} у ча f J I. uw2i. у ft

программируема  ошибка; наличие информации на D-ши нах; успешное выполнение контрольной программы i-M процессором в асинхронном режиме; сигнал, не пользуемый процессором в асинхронном режиме; при выполнении контрольной прогрсгммы в асинхронном режиме iM процессором в последнем обнаружена ошибка ОШ , по которой осуществл етс  неуспешное переключение (j i) и (i i+1) процессоров в синхронный режим;

в момент обработки прерывани  {i J+1) процессором в последнем обнаружена ошибка OIII

j+I , по кйторой вьщача прерывани  в (i j +2) процессор закончилась подключением () и (1 J+2) процессоров в син-- хронньш режим выполнени  контрольной .программы; синхронное вьтолнение контрольной- программы;

становитс  доступной контрольной про грамме. В определенные такты синхронизации информаци  регистра (п i) процессора сравниваетс  с набором эталонных констант программы и при успешном выполнении контрольной программы в устройство поступает сигнал сел., по которому триггеры блока 4

VIII - обнаружено несравнение, по ко- IQ управлени  устанавливаютс  в исходX

торому осуществл етс  подключение (j+l) и (j+2) процессоров в синхронньй режим выполнени  контрольной программы; обнаружено несравнение, по которому осуществл етс  последовательность окончани  поиска адресов ошибок (j i) и (j + 1) процессоров;

X

XI

- момент обнаружени  несравнени  20  ние, с последующей повторной уста- подключены многоканальные коммутаторы по ошибке и готовности соответственно -(j i) и (i j+2).процессоров.

Устройство работает следующим образом ,

В асинхронном режиме функционировани  процессоров 5.1, 5.2,...,, 5.п осуществл етс  периодическое поочередное выполнение контрольной программы i-M процессором с использованием аппаратных средств устройства. При поступлении сигнала Г; устанавливаетс  в состо ние 1 соответствующий триггер 26. готовности блока 4 управлени , и на выходе элемента И 11, 12 формируютс  сигналы БТО: 1, , БПР О, осуществл ющие соответственно разрешение через элементы групп элементов И и ИЛИ 19.2, 10,п, 9.п,8.п., 18.П и установку триггера 22. ошибки и блокирование выдачи сигнала прерывани  с выходов элементов И группы 6.П в процессоры. Одновременно состо ние 1 триггера 26. через элементы групп элементов

И и ИЛИ 12.2п, 20.п, устанавли-

вают.в 1 триггер 24. коммутациИ| сигнал с которого поступает в многоканальный коммутатор 1, подключающий сигналы (п i) процессора к схеме 2 сравнени  и в (п i) процессор, по которому начинаетс  выполнение контрольной программы. Сигналы с выходов схемы 2 сравнени , котора  в асинхронном режиме выполн ет функцию, аналогичную цифровому коммутатору, поступают через шифратор 3 в .регистр (п i) процессора, информаци .которого

новкой в 1 триггера 22.п i .j, сигнал с которого через элементы групп элементов И и ИЛИ 7.р, 17.П-2, 6.П j+l формирует сигнал ПР i

25 j + 1 1, поступающий по схеме приоритета, определ емой формулой, в следующий по номеру функционирующий (i + 1) процессор, а также, через элементы групп элементов И и ИЛИ

30 7.р, 17.П-2, 19.1 формирует сигнал НПР 1, устанавливающий триггеры 23.1, 23.2 в 1 и через элемент И 13.П i j, 12.2n, 20.n устанавливает в 1 триггер 24.П i j. С

25 инверсных выходов триггеров 23.1 и 23.2 сигналы блокируют установку соответственно триггеров 22.п и- 24.п в 1 при поступлении сигналов ОШ- п в момент обработки прерывани  (j +1) процессором. С пр мого выхода триггера 23.1 сигнал через элемент И 11.5 включает счетчик 29 времени , циклически сбрасывающий в конце определенного интервала времени и вьщающий сигнал tO; 1, котооый чере з элементы И и ИЛИ I 1 .6,8, + .+1, 18.П устанавливает в 1 триггер i22.n j + 1 при отсутствии сигналов ОШ; j + 1, F j + 1.

При поступлении сигнала Offlj j+l от участвующего в обработке прерывани  (j+l) процессора устанавливаетс  через элементы 9.п j+l, IS.n в 1 триггер 22.п j+l, сигнал с которого через элементы групп элементов И и ИЛИ 7.р, 17.П-2, 6.П j+2 формирует сигнал ПР j + 2 1, поступающий в (j +2) процессор. При неуспешной обработке сигнала ПР. про40

45

50

55

становитс  доступной контрольной про- грамме. В определенные такты синхронизации информаци  регистра (п i) процессора сравниваетс  с набором эталонных констант программы и при успешном выполнении контрольной программы в устройство поступает сигнал сел., по которому триггеры блока 4

управлени  устанавливаютс  в исходное состо ние.

При обнаружении непрограммируемой ошибки в блок 4 управлени  выдаетс  сигнал ОШ ;, по которому в 1 ус- танавливаетс  триггер 22.п i j, сигнал с которого через элементы И 16.п i и1.1.1 формирует сигнал СОК , j О; О, переключающий схемы блока 4 управлени  в исходное состоновкой в 1 триггера 22.п i .j, сигнал с которого через элементы групп элементов И и ИЛИ 7.р, 17.П-2, 6.П j+l формирует сигнал ПР i

5 j + 1 1, поступающий по схеме приоритета, определ емой формулой, в следующий по номеру функционирующий (i + 1) процессор, а также, через элементы групп элементов И и ИЛИ

0 7.р, 17.П-2, 19.1 формирует сигнал НПР 1, устанавливающий триггеры 23.1, 23.2 в 1 и через элемент И 13.П i j, 12.2n, 20.n устанавливает в 1 триггер 24.П i j. С

5 инверсных выходов триггеров 23.1 и 23.2 сигналы блокируют установку соответственно триггеров 22.п и- 24.п в 1 при поступлении сигналов ОШ- п в момент обработки прерывани  (j +1) процессором. С пр мого выхода триггера 23.1 сигнал через элемент И 11.5 включает счетчик 29 времени , циклически сбрасывающий в конце определенного интервала времени и вьщающий сигнал tO; 1, котооый чере з элементы И и ИЛИ I 1 .6,8, + .+1, 18.П устанавливает в 1 триггер i22.n j + 1 при отсутствии сигналов ОШ; j + 1, F j + 1.

При поступлении сигнала Offlj j+l от участвующего в обработке прерывани  (j+l) процессора устанавливаетс  через элементы 9.п j+l, IS.n в 1 триггер 22.п j+l, сигнал с которого через элементы групп элементов И и ИЛИ 7.р, 17.П-2, 6.П j+2 формирует сигнал ПР j + 2 1, поступающий в (j +2) процессор. При неуспешной обработке сигнала ПР. про0

5

0

5

цессорами триггеры 22.п устанавливаюс  Е 1 и формируют сигналы (ТО; - ТО; п..„„ ), (ПР,-, - ПР;.пма«)

)

макс

которые через элементы 11.9, 19.1, 11.3 формируют сигнал IIIIj 1, устанавливающий в 1 триггер 23.3, состо ние которого индицируетс  регистром 28 идентификации. При успешной обработке сигнала ПР j + 2 от (j +2) процессора поступает сигнал Г; J+2 1, устана:вливающий в Д триггер 26.п j + 2, сигнал с которого формирует сигналы BTOj БПР; О, КО Г,- J+2

Сигнал БПР; О через эле менты 11.5, 11.6.6.П соответственно сбрасывает значение счетчика 29 времени , блокирует вьщачу сигналов tO, и ПР;. Сигнал ВТО: 1 разрешает установку в лами ОШ: п

контрольной программы (j i), (j + +2) процессорами в синхронном режиме , который включаетс  по сигналу KOj.r; J + 2 М.

1 Г 1

1 триггеров 22.п сигна 1, при выполнении

Таким образом, поступаюпще сигналы , ОШ; п 1 запоминаютс  и не прерывают выполнение контрольной программы, кроме сигнала ОШ| j+2 1, поступившего на (j +2) процессора . По сигналу ОШ; j + 2 1 выполн етс  последовательность переключений, аналогична  выполнен- ной по сигналу ОШ: i в асинхронном режиме выполнени  контрольной программы и. обозначенной на временной диаграмме номером V. Сигналы КО; 1, Г; 1, KOjT; j+2 1 триггеров 24.п j i, 24.n i j+2 поступают в многоканальный коммутатор , подключающий сигналы .(j - i n), (n j+2) процессоров к схеме 2 сравнени , реализующей функцию сложени  по модулю два одноименных сигналов, и производ т включени  (j i п), (j+2 n), процессоров в синхронный режим вьтолнени  -контрольной программы.

При сравнении сигналов процессоров с выходом схемы 2 сравнени  сигналы формируют сигнал ВСИ,-у 1. При несравнении с пр мого выхода элемента И 11.14 сигнал BCH, j О поступает в (j i n) , (j+2 n) процессоры , из которых (j+2) процессор при программируемой ошибке не форьш- рует сигнал РБСИ; j+2 1. При

с  триггеры 24.п j+l,,24.n j+2, - по сигналам которых выполн етс  последовательность переключений, аналогична  выполненной при контроле (п j i) Процессора и обозначен- 30 нал на временной диаграмме номером VIII.

По окончании контрол  процессоров с инверсных выходов, установленных в 1 триггеров 25.п, сигналы, равные значению О, запрещают по вхо35

дам элементов 13,п действие сигналов ТО: и через элементы 13.п,

11.10, 11.13, 11.11 формируют сигнал СОК;: О; О, устанавливаюш;ий триг- с выходов 40 геры блока 4 управлени  в О, кроме триггеров 25.п, установка в О которых осуществл етс  сигналом сел.С, О по окончании восстановлени  в работоспособное состо ние процессоре ров, а также сигналы, равные значению 1, с пр мых выходов триггеров 25.п j i 1, 25.п j + 1 1, 26.n j+2 1, через элементы 21.n j i, 15.n 3,2, 21.n j +1 формирует сигналы OK j i п 1, ОК„ jtl 1, OK;. j+2 n 1, блокирующие выдачу сигналов ОШ,| i 1, ОШ rt j+1 I. ИспоЛьзовйние в устройстве одновременного сравнени  выходных сигналов процессоров при сравнительно минимальных аппаратных средствах увеличивает точность локализации неисправности , кроме того, процесс кон50

55

0

5

0

непрограммируемой ошибке сигнал ,РБСИ; J+2 1 через элементы 11.8, 11.7, 11.4 формирует сигналы СНОК-О,- О, yTnOj. .., по которым соответственно устанавливаютс  в О триггеры 23.2, 24.п и устанавливаетс  через элемент 14.п j i триггер 25.п - j i пам ти ошибки. При несравнении с выходов шифратора 3 сигналы адреса несрав- пившегос  сигнала осуществл ют асинхронную установку в 1 соответству- юш;ие разр ды регистра 27.п j i индикации. Сигнал БК - 1 с выхода триггера 23.2 разрешает установку в 1 триггера 24.п J+1, а сигнал с инверсного выхода триггера 25.п j i запрещает установку в 1 триггера 24.п j i и блокирует изменение кода в регистре 27.п j i. По окончании действи  сигнала СНОК;- Oj О формируетс  сигнал БСИ 1 и одновременно включают5

с  триггеры 24.п j+l,,24.n j+2, - по сигналам которых выполн етс  последовательность переключений, аналогична  выполненной при контроле (п j i) Процессора и обозначен- 0 нал на временной диаграмме номером VIII.

По окончании контрол  процессоров с инверсных выходов, установленных в 1 триггеров 25.п, сигналы, равные значению О, запрещают по вхо35

дам элементов 13,п действие сигналов ТО: и через элементы 13.п,

11.10, 11.13, 11.11 формируют сигнал СОК;: О; О, устанавливаюш;ий триг- 40 геры блока 4 управлени  в О, кроме триггеров 25.п, установка в О которых осуществл етс  сигналом сел.С, О по окончании восстановлени  в работоспособное состо ние процессоре ров, а также сигналы, равные значению 1, с пр мых выходов триггеров 25.п j i 1, 25.п j + 1 1, 26.n j+2 1, через элементы 21.n j i, 15.n 3,2, 21.n j +1 формирует сигналы OK j i п 1, ОК„ jtl 1, OK;. j+2 n 1, блокирующие выдачу сигналов ОШ,| i 1, ОШ rt j+1 I. ИспоЛьзовйние в устройстве одновременного сравнени  выходных сигналов процессоров при сравнительно минимальных аппаратных средствах увеличивает точность локализации неисправности , кроме того, процесс контрол  автоматический и может быть ис пользован при отладке цифровых вы числительных машин.

Практически устройство реализуетс с применением интегральных микросхем сравнимых по быстродействию с интегральными микросхемами, примен емыми в процессорах.

Claims (1)

1. Формула изобретени

   Устройство дл  диагностики многопроцессорной системы, содержащее блок управлени  и схему сравнени , отличающеес  тем, что, с целью повьщ1ени  точно-сти диагности ки за счет одновременного сравнени  выходных сигналов процессоров, устройство содержит многоканальньш коммутатор и шифратор, причем группа информационных входов многоканальног коммутатора  вл етс  группой входов устройства дл  подключени  к информационным выходам с первого по п-й процессоров.управл ющий вход многоканального коммутатора соединен с выходом Коммутаци  по ошибке и готовности блока управлени , группа выходов , многоканального коммутатора соединена с-группой входов схемы сравнени , группа выходов которой соединена с группой входов шифратора и группой входов сигналов ощибки блока управлени , входы шифратора  вл ютс  выходами устройства дл  подключени  к информационным входам с первого по п-и процессоров и соединены с группой входов команды блока управлени , выходы Блокировка синхронизации, Коммутаци  по ошибке и готовности, Прерывание и Окончание блока управлени   вл ютс  выходами устройства дл  подключени  к входным шинам

   управлени  с первого по п-й процессо- 45 элемента И шестой группы соединены соот- ров, входы Ошибка, Разрешение бло- ветственно с первыми входами четвертого кировки синхронизации, Селективный и седьмого элементов И шестой группы , выход дев того элемента И шестой

   сброс -И Готовность блока-управлени   вл ютс  входами устройства дл  подключени  к выходным шинам управлени  с первого по п-й процессоров, причем блок управлени  содержит одиннадцать групп элементов И, п ть групп элементов ИЛИ, п ть групп триггеров, блок регистров индикации, регистр идентификации, счетчик времени, причем выходы элементов И первой группы образуют выход Прерывание блока управлени  и соединены с первыми вхо-

   50

   группы соединен с первым входом.третьего элемента И шестой группы, выход дес того элемента И шестой группы соединен с первыми входами элементов И дев той группы и с первым входом одиннадцатого элемента И шестой 55 группы, выход двенадцатого элемента И шестой группы соединен с нулевыми входами триггеров третьей и четвер- той групп, с нулевым входом первого триггера первой группы, с первым вхо0

   5

   0

   дами элементов И второй и третьей групп выходы элементов И второй, третьей и четвертой групп соединены соответственно с первыми, вторьп {и и третьими входами элементов ИЛИ первой группь, выходы первого и второго элементов И п той группы соединены с первыми входами соответственно первого и второго элементов И первой группы и соответственно с первым и вторым входами первого элемента ИЛИ второй группы, выходы нечетных - с третьего по (р-1)-й и выходы четных - с четвертого по р-й, где (п-1),элементов И п той группы соединены соответственно с первыми и вторыми входами элементов ИЛИ третьей группы, выход первого элемента И шестой группы соединен с единичным входом первого триггера первой группы, выход второго элемента И шестой группы соединен с единичным входом второго триггера первой группы, выход

   5 третьего элемента И шестой группы соединен с единичным входом третьего триггера первой группы, выход четвертого элемента И шестой группы соединен с первыми входами элементов

   0 И седьмой группы, выход п того элемента И шестой группы соединен со счетным входом счетчика времени, выход шестого элемента И шестой группы соединен с вторыми входами элементов И второй грзшпы, выход седьмого элемента И шестой группы соединен с нулевым входом второго триггера-первой группы и с нулевыми входами триггеров второй группы, с первыми входаQ ми четных элементов И восьмой группы, с первыми входаму нечетных элементов И восьмой группы, с первым входом второго элемента И шестой группы, пр мой и инверсный выходы восьмого

   5

   группы соединен с первым входом.третьего элемента И шестой группы, выход дес того элемента И шестой группы соединен с первыми входами элементов И дев той группы и с первым входом одиннадцатого элемента И шестой группы, выход двенадцатого элемента И шестой группы соединен с нулевыми входами триггеров третьей и четвер- той групп, с нулевым входом первого триггера первой группы, с первым входом первого и вторыми входами четвер Torcv, седьмого элементов .И шестсэй труппы и с первыми вхЪдами элементов И четвертой группы, пр мой выход три- надцаэ ого элемента И шестой группы соединен с вторыми входами элементов И первой группы и с первыми входами п того, шестого элементов И шестой группы, инверсный выход тринадцатого элемента И шестой группы соединен с первым входом второго элемента ИЛИ второй группы и с вторым входом одиннадцатого элемента И шее™ той группы, инверсньй выход одиннадцатого элемента И шестой группы сое динен с первым входом двенадцатого элемента и. шестой группы, пр мой выход четырнадцатого элемента И шестой группы  вл етс  выходом блокировки синхронизации блока управлени , инверсный выход четырнадцатого элемента И шестой группы соединен с первым входом восьмого элемента И шестой группы, выходы элементов И седьмой группы соединены с .единичны ги входами триггеров п той группы, выходы четных и нечетных элементов ,И восьмой группы соединены соответственно с первыми-и вторыми входами элемен™ тов ИЛИ четвертой группы, выходы элементов И дев той группы соединены с Первыми входами элементов ИЛИ п той

   и

   группы, пр мые выходы элементов И дес той группы соединены с вторыми входами нечетных элементов И восьмой. Группы, инверсные выходы с первого по п-й элементов И дев той группы соединены соответственно с третьими входами с третьего по (2п-1)-й элементов И восьмой группы, с четверты ми входами с п того по (2п-1)-й элементов И восьмой группы, с (п+1)-ми входами, начина  с 2п-1, элементов И восьмой группы, инверсные выходы элементов И одиннадцатой группы соединены с второго по (п+1)-й входами двеннадцатого элемента И шестой группы , выходы элементов ИЛИ первой группы соединены с единичными входами триггеров четвертой группы, пр мой выход первого элемента ИЛИ второй группы соединен с вторыми входами первого и второго элементов И шестой

   группы и с третьим входом одиннадца- gg той группы, пр мые выходы триггеров

   того элемента И шестой группы, инверсный выход первого элемента ИЛИ второй группы соединен с вторым входом третьего элемента И.шестой груп

   п той группы соединены с вторьми вхо дами элементов ИЛИ п той группы и с информационными входами регистра идентификации, инверсные выходы триг

   пы, выход второго элемента ИЛИ второй группы соединен с вторыми входами элементов И четвертой группы, выходы элементов ИЛИ третьей группы . соединены с первыми входами с третьего по п-й элементов И первой группы и с третьего по п-й входами первого элемента ИЛИ второй группы, выходы элементов ИЖ четвертой группы со- : единены с единичными входами триггеров второй группы, выходы элементов ИЛИ п той группы образуют выход Окончание блока -управлени , пр 5 мой выход первого триггера первой группы соединен с вторыми входами п того и шестого элементов И шестой группы, инверсный выход пер- , вого триггера первой группы соединен

   0 с вторым входом второго элемента ИЛИ второй группы, инверсньй выход второго триггера первой группы соединен с третьим входом первого элемента И восьмой группы и с четвертыми входа5 ми нечетных элементов И восьмой группы , выход третьего триггера первой группы соединен с входом эаписи регистра идентификации., выходы триггеров второй группы соединены с вторы0 ми входами элементов И седьмой группы и образуют выход Коммутаци  по ошибке и готовности блока управлении , пр мые выходы триггеров третьей группы соединены с первыми входами элементов И одиннадцатой и вторыми входами четных элементов И восьмой групп и с вторыми входами элементов И дев той группы, инверсные выходы триггеров третьей соединены 40 с входами тринадцатого элемента И шестой группы и с третьими входами элементов И седьмой группы, пр мые выходы триггеров четвертой группы со,- единены с первыми входами элементов 45 И п той группы и с (п-1)-ми входами четных элементов И п той группы, с входами дев того элемента И шестой группы, с вторыми .входами элементов И одиннадцатой группы и с первыми gn входами элементов И дес той группы, инверсные выходы триггеров четвертой группы соединены с вторыми входами элементов И п той группы и с (п-2)- ми входами нечетных элементов И п 35

   той группы, пр мые выходы триггеров

   п той группы соединены с вторьми входами элементов ИЛИ п той группы и с информационными входами регистра идентификации, инверсные выходы триггеров п той rpynnbi соединены с вторыми входами элементов И дес той группы и с блокировочными входами регистров индикации блока регистров индикации, входы Готовность, Разрешение блокировки синхронизации.и Ошибка блока управлени  соединены соответственно с единичными входами триггеров третьей группы, с вторым входом восьмого элемента И тестой группы, с вторыми и третьими входами элементов И соответственно третьей и четвертой групп, вход Селективный сброс блока управлени  соединен с нулевыми входами триггеров п той

   группы, с четвертыми входами элементов И седьмой группы, с (п+2)-м входом двенадцатого элемента И шестой группы и с нулевым входом третьего триггера первой группы, группа входов сигналов ошибки блока управлени  соединена с входами четырнадцатого элемента И шестой группы, группа входов команды блока управлени  соединена с информационными входами регистров индикации блока регистров индикации , выход счетчика времени соединен с третьим входом шестого элемента: И шестой группы.

   фиг. 2

   Фиг. 3

   1357957 УСТРОЙСТЮ ДЛЯ ДИАГНОСТИКИ ЦИФРОЮЙ ВЫЧИСЛИТЕЛЬНОЙ МАШИНЫ

   ./.

   9 Асинхрон.

   I /7СЖ. ПрОи,

   Запрос на выполнение контрольной программы i-M процессором в асинхронном режиме

   Формирование сигналов БПР| 0, , - выполнение

   программы.

   Анализ непрограммируемой ошибки 1-го процессора; при - переход к выполнению контрольной программы ijпроцессорами в синхронном режиме.

   Запрос на выполнение контрольной программы ij-ми процессорами в синхронном режиме.

   Формирование сигналов , КО;Г; 1 дл  j-ro процессора; устаТ

   .11I tt

   новка триггеров: 23, 23,1 24(, включение счетчика времени.

   Анализ состо ни  триггера переполнени  по ошибке J-X процессоров.

   Обработка прерывани  i-м процессором.

   игЛ

   Формирование сигналов: BIIPj 0, , дл  i-ro процессора , который переключаетс  в синхронный режим дл  выполнени  контрольной программы.

   При - прерывание выдаетс  в следующий работоспособный процессор.

   Анализ - i-M процессором ошибки; РВСИ; 1 - означает наличие непрограммируемой ошибки.

   Формирование сброса по несравнеиию и запоминание в 27п,28 - соответственно адресов ошибок и номеров процессоров .

   Анализ наличи  дополнительного запроса на контроль: При T0j.l - в контроле участвуют j+k - процессор и процессор - i; г ранее использовавшийс  дл  контрол  j-ro процессор

   При ОК 1 - i-й процессор перек- ключаетс  ,в асинхронный режим .

   Составитель. И. Нестеренко Редактор М. Бланар . Техред Л.Сердюкова Корректор М, Шароши

   .Заказ 6000/50Тира5к 671Подписное

   ВНИИПИ Государственного комитета СССР

   по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д. 4/5

   Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , А

   (риг. 5