SU1354416A1 - Frequency divider with variable division number - Google Patents

Abstract

Изобретение относитс  к импульсной технике, может быть использовано в устройствах автоматики и вычислительной техники, в синтезаторах частот и обеспечивает повышение быстродействи . Предлагаемый делитель частоты содержит высокочастотный делитель 1 частоты,, входную шину 2, программи-. руемые делители 3 и 4 частоты, триггеры 5 и 6, элементы И 7 и 8, элемент ИЛИ 9, блок 10 управлени , кодовые шины 11, 12. Делитель частоты 1 содержит D-триггеры 13.1-13.П, элемент ИЛИ 14, элемент И 15, 1К-триг- гер 16. В предлагаемом делителе частоты переменньй коэффициент делени  К может быть равен 26. 2з.п.ф-лы, 1 ил. (Л с DO елThe invention relates to a pulse technique, can be used in automation and computing devices, in frequency synthesizers and provides an increase in speed. The proposed frequency divider contains a high frequency divider 1 frequency ,, input bus 2, program-. dividing dividers 3 and 4 frequencies, triggers 5 and 6, elements AND 7 and 8, element OR 9, control unit 10, code lines 11, 12. Frequency divider 1 contains D-triggers 13.1-13.P, element OR 14, element And 15, 1K-flip-flop 16. In the proposed frequency divider, the variable division factor K can be equal to 26. 2z.p. ff, 1 ill. (L with do eat

Description

13544162 13544162

Изобретение относитс  к импульс-...,13-(п-1), 13-п, инверсный выход ной технике и может быть использовано последнего из которых соединен с nep-i в устройствах автоматики и вычисли-вым входом элемента ИЛИ 14, выход котельной техники, в синтезаторах час- торого соединен с первым входом эле- тот. мента И 15, второй вход которого соеЦель изобретени  - повышение бы-динен с инверсным выходом первогоThe invention relates to a pulse -..., 13- (p-1), 13-p, inverse output technique and the last of which can be used is connected to nep-i in automation devices and the computer input of the element OR 14, the output boiler room equipment, in synthesizers, for example, is connected to the first input. And 15, the second input of which is the purpose of the invention - the increase would be dinin with the inverse output of the first

стродействи .D- -триггера -13-1, выход - с информациНа чертеже приведена электричес-онным входом этого триггера; тактовыеStrodeystvii .D- -trigger -13-1, output - with the information on the drawing shows the electrical input of this trigger; clock

: ка  функциональна  схема устройства.-JQ входы первого и п-го D-триггеров 13-1: ka functional diagram of the device. JQ inputs of the first and nth D-flip-flops 13-1

Делитель частоты с переменным ко-и 13-п соединены с тактовым входом эффициентом делени  содержит высоко-высокочастотного делител  1 частоты, частотный делитель 1 частоты, такто-инверсные выходы D-триггеров 13-2, вый вход которого соединен с входной13-(п-1) с второго по (п-1)-й соеди- шиной 2, первый выход - с тактовыми.15 йены с их информационным входом, а входами первого и второго программи-инверсный выход (n-l)-ro D-триггера руемых делителей 3 и 4 частоты, с13-(п-1) соединен с тактовым входом тактовыми входами первого и второго1К-триггера 16 и с первым выходом вы- триггеров 5 и 6 и с первыми входамисокочастотного делител  1 частоты, первого и второго элементов И 7 и 8; 20 второй выход которого соединен с вы- вход (пр мой) разрешени  первого про- ходом 1К-триггера 16 и с вторым вхо- граммируемого делител  3 частоты идом элемента ИЛИ 14, третий вход ко- вход (инверсный) второго программи-торого соединен с выходом (п-1)-го руемого делител  4 частоты соединеныD-триггера 13-(п-1) и с информацион- с вторым выходом высокочастотного де-25 ным входом п-го D-триггера 13-п, лител  1 частоты; выходы первого ипервый, второй и третий управл ющие второго программируемых делителей 3входы высокочастотного делител  1 и 4 частоты соединены с информацион-. частоты соединены соответственно с ными входами соответственно первогоI-, К-, S-входами Ж-триггера 16; и второго триггеров 5 и 6 и соответ- о тактовые входы триггеров с второго ственно с первым, и вторым управл ющи-по (п-1)-й соединены с пр мыми выхо- ми входами высокочастотного делител дами предыдущих триггеров. Блок 10 1 частоты, третий управл ющий входуправлени  содержит блок 17 инверто- которого соединен с выходом элементаров и первый и второй сумматоры 18 ИЛИ 9 с инверсией на выходе (элементи 19, выходы которых соединены соот- ИЛИ- НЕ), входы которого соединены светственно с первой и второй группа- первой группой входов (младшие раз-ми выходов блока 10 управлени , входы р ды) блока 10 управлени  и с первойпервого операнда первого сумматора кодовой шиной 11; втора  кодова  шина18 соединены с шиной единичного уров- 12 соединена с второй группой входов н , входы второго операнда - с первой (старшие разр ды) блока 10 управле-группой входов блока 10 управлени  ни ; перва  и втора  группы выходови через блок 17 инверторов с входами блока 10 управлени  соединены с ин-первого операнда второго сумматора формационными входами соответственно19, входы второго операнда которого первого и второго программируемыхсоединены с второй группой входов делителей 3 и 4 частоты, вход предва-блока 10 управлени . рительной установки (записи) первогоУстройство работает следующим обив которых соединен с входом сбросаразом.The frequency divider with variable ko and 13-n is connected to the clock input by the dividing efficiency contains a high-high frequency divider 1 frequency, frequency divider 1 frequency, clock-inverse outputs of D-flip-flops 13-2, the left input of which is connected to the input 13- (p- 1) from the second to (p-1) -th connection of 2, the first output - with clock. 15 yens with their information input, and the inputs of the first and second program-inverse output (nl) -ro D-triggered dividers 3 and 4 frequencies, c13- (p-1) are connected to the clock input by clock inputs of the first and second 1K-trigger 16 and to the first output in Triggers 5 and 6 and with the first inputs of the frequency splitter 1 frequency, the first and second elements And 7 and 8; 20 whose second output is connected to the output (direct) resolution of the first pass of the 1K-flip-flop 16 and the second input of the 3 frequency divider by the element ID OR 14, the third input is connected to the second (inverse) of the second programmer output (n-1) of the splitter 4 frequency is connected to the D-flip-flop 13- (p-1) and to the second output of the high-frequency de-25 th input of the n-th D-flip-flop 13-n, frequency 1; the outputs of the first and the first, second and third controlling third programmable dividers 3 inputs high-frequency divider 1 and 4 frequencies are connected to the information. the frequencies are connected to the corresponding inputs of the first I, K, and S inputs of the G flip-flop 16, respectively; and second triggers 5 and 6 and the corresponding clock inputs of the triggers from the second with the first and second control-by (n-1) -th are connected to the direct outputs of the high-frequency dividers of the previous triggers. The frequency unit 10 1, the third control input control unit contains an inverter unit 17 which is connected to the elementary output and the first and second adders 18 OR 9 with output inversion (elements 19, the outputs of which are connected respectively OR), the inputs of which are connected the first and the second group - the first group of inputs (the lower part of the outputs of the control unit 10, the row inputs) of the control unit 10 and from the first first operand of the first adder to the code bus 11; the second code bus 18 is connected to the bus of the unit level 12 connected to the second group of inputs, the inputs of the second operand to the first (senior bits) of the unit 10 by the control group of the inputs of the control unit 10; through the block 17 inverters with inputs of control block 10 are connected to the first operand of the second adder by the formation inputs, respectively, the inputs of the second operand of the first and second programmable are connected to the second group of dividers inputs 3 and 4 frequencies, the input of the pre-control unit 10 . The literal installation (recording) of the first device works as follows, the upholstery of which is connected to the reset input.

первого триггера 5 и с выходом перво-Коэффициент делени  делител  час- го элемента И 7, второй вход которогототы с переменным коэффициентом деле- соединен с выходом первого триггерани  ДПКД равен 5, второй вход элемента И 8 соединенк N(L-Mj+(N+1J М, с вь ходом второго триггера 6, входгде N - коэффициент делени  делите- сброса которого соединен с выходомл  1;the first trigger 5 and with the output of the first division factor of the separator of the clock element I 7, the second input of which is with a variable del-ratio connected to the output of the first trigger of the PDKD is 5, the second input of the element 8 of the connector N (L-Mj + (N + 1J M, with the course of the second flip-flop 6, the input N is the division ratio of which is reset to output 1;

второго элемента И 8 и с входом пред-м - значение кода на шине 11;the second element And 8 and with the entrance of the pre-m - the code value on the bus 11;

варительной установки (записи) второ- L - значение кода на шине 12; го программируемого делител  4 частоты. причем (N( и , где п Высокочастотньй делитель 1 частотычисло D-триггеров 13-1, 13-213содержит п D-триггеров 13-1, 13-2,-(п-1), 13-п в делителе 1.The second install (write) is the second; L is the code value on bus 12; go programmable divider 4 frequency. moreover (N (and, where n High-frequency divider 1, frequency, number of D-flip-flops 13-1, 13-213, contains n-D-flip-flops 13-1, 13-2, - (n-1), 13-n in divider 1.

313313

Значени  .установочных кодов на шинах 11 и 12 можно определить из выражений соответственно ,1,2,.,.,(); ,(N+U,(N+ +2;,...,(2 -U,The values of the setting codes on buses 11 and 12 can be determined from the expressions, respectively, 1,2,.,., (); , (N + U, (N + +2;, ..., (2 -U,

где m и & - число разр дов шин 1 1 к 12 соответственно, причем и t т. Исход  из приведенных соотношений , минимальные и максимальные зна- where m and & are the number of tire bits 1 1 to 12, respectively, with and t t. Based on the above ratios, the minimum and maximum values are

чени  коэффициентов делени  ДП К К - f7«dividing coefficients DP K K - f7 "

- к 9 ин 1 макс- to 9 in. 1 max.

..

дпкдdpcd

(2«-1)+(2 "-1) +

Коэффициент делени  делител  1 определ етс  из услови  понижени  вход- ной частоты до рабочей частоты, делителей 3 и 4. Примем .тогда , а , примем также , тогдаThe division factor of divider 1 is determined from the condition of lowering the input frequency to the operating frequency, dividers 3 and 4. Then we take, and, we also take

Работу ДПКД рассмотрим дл  случаев и .We will consider the work of DPCD for cases and.

При установочный код ДПКД .имеет вид 010000. Два последних разр да кода (на шине 11) определ ют код младших разр дов ДПКД. Так как его значение 00 равно нулю, то элемент 9 установит триггер 16 в единичное состо ние , которое разрешает работу делител  4, запрещает работу делител  3 и вьщает через элемент 14 разрешающий уровень на элемент 15. При этом коэффициент делени  делител  1 равен 4. Остальные разр ды установочного кода ДПКД определ ют (на шине 12) код старших разр дов 0100. Данньй код поступает на сумматор 19. На другой вход этого сумматора подаетс  проинвертированньй блоком 17 код мпадпшх разр дов. Сумматор 18 произ- водит операцию сложени  кодов 0100 и 1111,. результат которого 0011 поступает на информационные входы делител  4, которьй считает импульсы, поступающие с первого выхода делите- л  1. После третьего импульса на выходе делител  4 по витс  разрешаюпщй уровень, поступающий на К-вход IK- . триггера 16 и на информационньй вход триггера 6. Следующим импульсом триггер 6 переключитс  в противоположное состо ние, после чего на входах элемента 8 по в тс  два разрешающих уровн , а на выходе элемента 8 - перепад напр жени , которьй установит делитель 4 и триггер 6 в исходное состо ние , после чего цикл работы ДПКД повторитс . Таким образом, коэффициент делени  ДПКД равен .With the DPKD setup code, it has the view 010000. The last two bits of the code (on bus 11) define the code of the lower bits of the PDKD. Since its value 00 is equal to zero, element 9 sets trigger 16 to one state, which enables operation of divider 4, prohibits operation of divider 3, and through element 14 allows the resolution to element 15. In this case, the division factor of divider 1 is equal to 4. The remaining The bits of the DPKD installation code determine (on bus 12) the code of the higher bits 0100. This code goes to the adder 19. To the other input of this adder, the code 17 is inverted by the mpadgap code. The adder 18 performs the operation of adding the codes 0100 and 1111 ,. the result of which 0011 arrives at the information inputs of the divider 4, which counts the pulses coming from the first output of divide 1. After the third pulse at the output of divider 4, it resolves to the K-input IK-. the trigger 16 and the information input of the trigger 6. The next pulse trigger 6 switches to the opposite state, after which the inputs of element 8 are in two permitting levels, and at the output of element 8 there is a voltage drop, which sets divider 4 and trigger 6 the initial state, after which the PDCD cycle will be repeated. Thus, the division ratio of the DPCD is equal to.

QQ

5five

5 five

0 0

5 о Q 5 o Q

5five

16sixteen

При установочньй код ДПКД имеет вид 011010. Два последних разр да кода, равные 10, посту Пают на сумматор 18, на другой вход которого поступает код 11. Результат суммировани  в сумматоре 18, равньй 01, подаетс  на информационные входы делител  3. Результат суммировани  в сумматоре 19 от кодов 0110 и 1101, равньй 0011 поступает на ицформацион- ные входы делител  4. Условимс ,, что 1К-триггер 16 находитс  в нулевом состо нии , тогда разрешена работа.делител  3, запрещена работа делител  4, делитель 1 делит входную частоту на 5. От первого импульса, поступающего на вход делител  3, на его выходе по- ::  витс  разрешающий уровень, которьй подаетс  на 1-вход 1К-триггера 16 и на информационньй вход триггера 5. От второго импульса переключаютс  триггеры 16 и 5, при этом на входе элемента 7 по витс  разрешающий уровень , а на его выходе перепад, устанавливающий делитель 3 и триггер 5 в исходное состо ние. После этого делитель 1 начнет делить на 4, начинает. работать делитель 4. После третьего импульса, поступающего на вход делител  4 (п того от начала счета), на его выходе по витс  разрешающий уровень , которьй подаетс  на К-вход Ж- триггера 16 и на информационньй вход триггера 6. От следующего импульса переключаютс  триггеры 16 и 6, при этом на выходе элемента 8 по витс  перепад, устанавливающий делитель 4 и триггер 6 в исходное состо ние, одновременно запретитс  работа делител  4, разрешитс  работа делител  3, а делитель 1 переключитс  на коэффициент делени  5. После чего цикл работы ДПКД повтор етс . Таким образом коэффициент делени  ДПКД равен ,With the installation DCDD code looks like 011010. The last two digits of the code, equal to 10, are sent to Adder 18, to the other input of which is received code 11. The result of summation in adder 18, equal to 01, is fed to informational inputs of divider 3. The result of summation in adder 19 from codes 0110 and 1101, the same 0011 enters the information inputs of divider 4. We assume that the 1K flip-flop 16 is in the zero state, then divider 4 is allowed, divider 4 is forbidden, divider 1 divides the input frequency by 5. From the first impulse arriving at the input d divider 3, at its output is :: Wits the enabling level, which is fed to the 1 input of the 1K flip-flop 16 and to the information input of the flip-flop 5. Triggers 16 and 5 switch from the second pulse, while at the input of the element 7 the Wits allow the level, and at its output a difference, setting the divisor 3 and the trigger 5 to the initial state. After that, the divisor 1 will begin to divide by 4, starts. divider 4 is working. After the third pulse arriving at the input of divider 4 (the fifth from the start of counting), at its output, the resolution level is fed to the K-input of the Z-flip-flop 16 and to the information input of the flip-flop 6. From the next pulse triggers 16 and 6, while at the output of element 8 there is a differential, setting divider 4 and trigger 6 to the initial state, divider 4 is simultaneously disabled, divider 3 is allowed, and divider 1 switches to division factor 5. Then the cycle KDPD repeats . Thus, the division ratio of DPCD is equal to

Claims (1)

Формула изобретени Invention Formula 1. Делитель частоты с переменным коэффициентом делени , содержащий вы- сокочастотньй делитель частоты, так- товьй вход котюрого соединен с входной шиной, а первьй выход - с такто- вьвуги входами первого и второго программируемых делителей частоты, блок управлени , первьй элемент И, элемент ИЛИ, входы которого соединень с первой кодовой шиной, и вторую кодовую шину, отличающийс  тем.1. A frequency divider with a variable division factor, containing a high-frequency frequency divider, the clock input is connected to the input bus, and the first output is clocked at the inputs of the first and second programmable frequency dividers, the control unit, the first element, And, the element OR, whose inputs are connected to a first code bus, and a second code bus, characterized in that. что, с целью повьшени  быстродейст-. BHHj в него введены два триггера и второй элемент И, а элемент ИЛИ выполнен с инверсией на выходе, при этом первые входы первого и второго элементов И соединены с тактовыми входами первого и второго триггеров и с первым выходом высокочастотного делител  частоты, второй выход которого соединен с входами разрешени  первого и второго программируемых делителей частоты, выходы которых соединены с информационными входами соответственно первого и второго триггеров и соответственно -с первым и вторым управл ющими входами высокочастотного делител  частоты, третий управл ющий вход которого соединен с выходом элемента ИЛИ, входы которого соединены с первой группой входов блока управлени , втора  группа входов которого соединена с второй кодовой шиной, перва  и втора  группы выходов - с информационными входами соответственно первого и второго программируемых делителей частоты, вход предварительной установки первого из которых соединен с входом сброса первого триггера и с выходом первого элемента И, второй сход которого соединен с выходом первого триггера, вход предварительной установки второго программируемого делител  частоты соединен с выходом второго элементаthat, in order to improve speed. BHHj two triggers and the second element AND are entered into it, and the OR element is executed with inversion at the output, the first inputs of the first and second elements AND are connected to the clock inputs of the first and second triggers and the first output of the high-frequency frequency divider, the second output of which is connected to the resolution inputs of the first and second programmable frequency dividers, the outputs of which are connected to the information inputs of the first and second flip-flops respectively and with the first and second control inputs of the high-frequency de frequency frequency, the third control input of which is connected to the output of the OR element, whose inputs are connected to the first group of inputs of the control unit, the second group of inputs of which is connected to the second code bus, the first and second groups of outputs to the information inputs of the first and second programmable frequency dividers, respectively , the pre-installation input of the first of which is connected to the reset input of the first trigger and with the output of the first element I, the second descent of which is connected to the output of the first trigger, input the input Fitting noy second programmable frequency divider coupled to an output of the second member 10ten D-триггера, тактовьй вход которого соединен с тактовым входом высокочастотного делител  частоты и с тактовым входом первого D-триггера информациг онный вход которого соединен с выхо- дом элемента И, первый вход которого соединен с выходом элемента ИЛИ, второй вход - с инверсньм выходом первого D-триггера, тактовьй вход каждого из D-триггеров с второго по (п-1)-й соединены с пр мыми выходами предыдущего D-триггера, информационньй вход каждого из них - с инверсным вь ходомD-flip-flop, the clock input of which is connected to the clock input of the high-frequency frequency divider and the clock input of the first D-flip-flop whose information input is connected to the output of the AND element, the first input of which is connected to the output of the OR element, the second input to the inverse output of the first D-flip-flop, clock input of each of the D-flip-flops from the second to (n-1) -th are connected to the direct outputs of the previous D-flip-flop, the information input of each of them is inverse 15 своего же D-триггера, причем инверс- ньй выход (п-1)-го D-триггера соединен с тактовым входом 1К-триггера ис первым выходом высокочастотного делител  частоты, второй выход которого соединен с выходом 1К-триггёра и с вторым входом элемента ИЛИ, третий вход которого соединен с пр мым выходом (n-l)-ro D-триггера и с информационным входом п-го D-триггера, пер25 вьй, второй и третий управл ющие входы высокочастотного делител  частоты соединены соответственно с I-, К- и S-входами 1К-триггера.15 of its own D-flip-flop, the inverse output of the (n-1) -th D-flip-flop is connected to the clock input of the 1K-flip-flop using the first output of the high-frequency frequency divider, the second output of which is connected to the output of the 1K-flip-flop and the second input of the element OR, the third input of which is connected to the direct output of (nl) -ro D-flip-flop and to the information input of the n-th D-flip-flop, the first, second, and third control inputs of the high-frequency frequency divider are connected to I, K, and S-inputs 1K-trigger. 2020 30thirty 3. Делитель частоты по п.1, отличающийс  тем, что блок управлени  содержит блок инверторов и два сумматора, входы первого операнда первого из которых соединены с шиной единичного уровн , выходы - с3. The frequency divider according to claim 1, characterized in that the control unit contains a block of inverters and two adders, the inputs of the first operand of the first of which are connected to the bus of a single level, the outputs - with И и с входом сброса второго триггера, первой группой выходов блока управлевыход которого соединен с вторьм входом второго элемента И,And with the reset input of the second trigger, the first group of outputs of the control output block of which is connected to the second input of the second element I, 2 в Делитель частоты по п.1, о т - л и ч а to щ и и с   тем, что высЪко- частотньй делитель частоты содержит п В-триггеров, Ж-триггер, элемент И и элемент ИЛИ, первьй вход которого соединен с инверсным выходом п-го2 in the frequency divider according to claim 1, about t - l and h a to u and with the fact that the high-frequency frequency divider contains n B-flip-flops, W-flip-flop, the AND element and the OR element, the first input of which is connected to inverse nth output Составитель А.Соколов Редактор Л.Гратилло Техред М.ХоданичCompiled by A.Sokolov Editor L.Gratillo Tehred M.Hodanich Заказ 5714/55 Тираж 900 . . Подписное ВНИИПИ Государственного комитета СССРOrder 5714/55 Circulation 900. . Subscription VNIIPI USSR State Committee по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д. 4/5for inventions and discoveries 113035, Moscow, Zh-35, Raushsk nab., 4/5 Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4Production and printing company, Uzhgorod, st. Project, 4 10ten 544166544166 D-триггера, тактовьй вход которого соединен с тактовым входом высокочастотного делител  частоты и с тактовым входом первого D-триггера информациг онный вход которого соединен с выхо- дом элемента И, первый вход которого соединен с выходом элемента ИЛИ, второй вход - с инверсньм выходом первого D-триггера, тактовьй вход каждого из D-триггеров с второго по (п-1)-й соединены с пр мыми выходами предыдущего D-триггера, информационньй вход каждого из них - с инверсным вь ходомD-flip-flop, the clock input of which is connected to the clock input of the high-frequency frequency divider and the clock input of the first D-flip-flop whose information input is connected to the output of the AND element, the first input of which is connected to the output of the OR element, the second input to the inverse output of the first D-flip-flop, clock input of each of the D-flip-flops from the second to (n-1) -th are connected to the direct outputs of the previous D-flip-flop, the information input of each of them is inverse 15 своего же D-триггера, причем инверс- ньй выход (п-1)-го D-триггера соединен с тактовым входом 1К-триггера ис первым выходом высокочастотного делител  частоты, второй выход которого соединен с выходом 1К-триггёра и с вторым входом элемента ИЛИ, третий вход которого соединен с пр мым выходом (n-l)-ro D-триггера и с информационным входом п-го D-триггера, пер25 вьй, второй и третий управл ющие входы высокочастотного делител  частоты соединены соответственно с I-, К- и S-входами 1К-триггера.15 of its own D-flip-flop, the inverse output of the (n-1) -th D-flip-flop is connected to the clock input of the 1K-flip-flop using the first output of the high-frequency frequency divider, the second output of which is connected to the output of the 1K-flip-flop and the second input of the element OR, the third input of which is connected to the direct output of (nl) -ro D-flip-flop and to the information input of the n-th D-flip-flop, the first, second, and third control inputs of the high-frequency frequency divider are connected to I, K, and S-inputs 1K-trigger. 2020 30thirty 3. Делитель частоты по п.1, отличающийс  тем, что блок управлени  содержит блок инверторов и два сумматора, входы первого операнда первого из которых соединены с шиной единичного уровн , выходы - с3. The frequency divider according to claim 1, characterized in that the control unit contains a block of inverters and two adders, the inputs of the first operand of the first of which are connected to the bus of a single level, the outputs - with ни , входы второго операнда - с первой группой входов блока управлени  и через блок инверторов - с входами первого операнда второго сумматора, выходы котсфого соединены с второй группой выходов блока управлени , входы второго операнда - с второй группой входов блока управлени .No, the inputs of the second operand are with the first group of inputs of the control unit and through the block of inverters with the inputs of the first operand of the second adder, the outputs are connected to the second group of outputs of the control unit, the inputs of the second operand are connected to the second group of inputs of the control unit. Корректор Г.РешетникProofreader G. Reshetnik