SU1332328A1 - Процессор - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при разработке быстродействующих вычислительных систем. Цель изобретени  -повышение быстродействи  процессора за счет совмещени  во времени выполнени  независимых операций над полусловами. Процессор содержит блок 4 пам ти микрокоманд, регистр 5 микрокоманд, вычислительный блок 1, блок 11 пам ти констант, блок 20 элементов И, коммутатор 21 начальной установки, элемент ИЛИ 22, мультиплексор 19 условий, регистр 13 адреса микрокоманды, блок 14 пам ти адресов переходов, двухкортовый 15 адреса перехода, регистр 16 внешних переходов, регистр 17 маски и блок 18 маскировани . 1 з.п. ф-лы, 3 ил., 2 табл. С S (Л j«

Description

Изобретение относитс  к вычислительной технике и может быть использовано при разработке быстродействующих вычислительных систем.

Цель изобретени  - повышение быстродействи  процессора.

На фиг.1 показана структурна  схема процессора; на фиг.2 - структурна  схема вычислительного блока; на фиг.З - временные диаграммы обработки в процессоре микрокоманды.

Процессор содержит вычислительный блок 1, состо щий из двух одинаковых операционных узлов 2 и 3, блок 4 пам ти микрокоманд, регистр 5 микрокоманд , содержащий два одинаковых пол  6 и 7 управлени  операционными узлами, поле 8 управлени  внутренни Процессор содержит также вхо чальной установки.

Соответствие между входны хроимпульсами и выходными си дл  первого блока элементов представлено в табл. 1.

Операционный узел 2 (З) с ( фиг.2) процессорный элемент р ферный регистр 5Ь, коммутато ходных данных, первый и втор гатели 58 и 59, мультиплексор ла переноса, группу элементо

Группа элементов И 61 сод 15 первьй 40 и второй 41 входы 62, второй 63, третий 64, че 65, п тый 66 выходы.

Соответствие между входны ходными сигнгшами группы эле

ми блоками, поле 9 управлени  внешни-20 . 61 представлено в табл.2, ми устройствами и поле 10 адреса следующей микрокоманды, блок 11 пам ти констант, блок 12 формировани  адреса микрокоманды, в состав которого входит регистр 13 адреса микрокоманды , который может быть вьшолнен на базе любых синхронных триггеров О-типа и младший разр д которого должен иметь независимый , блок 14 пам ти адресов переходов, регистр 15 адреса перехода, регистр }6 внешних переходов, регистр 17 маспроцессор работает следую разом.

Выполнение любой микроком . производитс  за одинаковый п 25 времени, называемый микроцик Обработка микрокоманд произв в конвейерном режиме, т.е. в одного микроцикла выполн ютс дующие процедуры; реализаци  30 щей микрокоманды N, наход щ регистре 5 микрокоманд, в ис тельном блоке 1 под управлен лей 6 и 7 регистра микрокома формирование .адреса следующе

ки, блок 18 маскировани , мультиВыполнение любой микрокоманды . производитс  за одинаковый период 25 времени, называемый микроциклом. Обработка микрокоманд производитс  в конвейерном режиме, т.е. в течение одного микроцикла выполн ютс  следующие процедуры; реализаци  теку- 30 щей микрокоманды N, наход щейс  на регистре 5 микрокоманд, в исполнительном блоке 1 под управлением полей 6 и 7 регистра микрокоманд; формирование .адреса следующей микро25 команды N и выборка микрокоманды М из блока 4 пам ти микрокоманд по адресу, установленному на ее адрес- Ньпс водах блоком 12 формировани  адреса микрокоманды, под управлением

плекС ор 19 условий, первый блок элементов И 20, коммутатор 21 начальной установки, элемент ИЛИ 22, информационный вход-выход 23, внутреннюю шину 24 данных, выходы 25 управлени  внещними устройствами регистра микрокоманд , вход 26 кода операции процес- 40 пол  8 регистра 5 микрокоманд. сора, выход 27 пол  управлени  первым . Формирование адреса микрокоманды операционным узлом регистра микрокоманд , выход 28 пол  управлени  вторым операционным узлом регистра микрокоманд , выход 29 флатов первого операционного узла, выход 30 фла;тов второго операционного узла, вход 31

45

М может выполн тьс  четырьм  различными способами.

1.Если микрокоманда М безусловна , то ее адрес поступает без изменени  из пол  10 адреса следующей микрокоманды регистра 5 микрокоманд в регистр 13 адреса микрокоманды. Оттуда в нужный момент времени он

и выход 32 переноса первого операционного узла, вход 33 и выход 34 переноса второго операционного узла.

Первый блок элементов И содержит первый 35, второй 36, третий 37, четвертый 38, п тый 39, щестой 40, седьмой 41 входы и первый 42, второй 43, третий 44, четвертый 45, п тый 46, шестой 47, седьмой 48, восьмой 49, дев тый 50, дес тый 51, одиннадцатый 52 и двенадцатый 53 выходы.

Процессор содержит также вход 54 начальной установки.

Соответствие между входными синхроимпульсами и выходными сигналами дл  первого блока элементов И 20 представлено в табл. 1.

Операционный узел 2 (З) содержит (фиг.2) процессорный элемент 55, бу- ферный регистр 5Ь, коммутатор 57 исходных данных, первый и второй сдви- гатели 58 и 59, мультиплексор 60 сигнала переноса, группу элементов И 61.

Группа элементов И 61 содержит первьй 40 и второй 41 входы и первый 62, второй 63, третий 64, четвертый 65, п тый 66 выходы.

Соответствие между входными и выходными сигнгшами группы элементов

. 61 представлено в табл.2,

процессор работает следующим образом .

Выполнение любой микрокоманды производитс  за одинаковый период времени, называемый микроциклом. Обработка микрокоманд производитс  в конвейерном режиме, т.е. в течение одного микроцикла выполн ютс  следующие процедуры; реализаци  теку- щей микрокоманды N, наход щейс  на регистре 5 микрокоманд, в исполнительном блоке 1 под управлением полей 6 и 7 регистра микрокоманд; формирование .адреса следующей микрокоманды N и выборка микрокоманды М из блока 4 пам ти микрокоманд по адресу, установленному на ее адрес- Ньпс водах блоком 12 формировани  адреса микрокоманды, под управлением

пол  8 регистра 5 микрокоманд. . Формирование адреса микрокоманды

пол  8 регистра 5 микрокоманд. . Формирование адреса микрокоманды

М может выполн тьс  четырьм  различными способами.

1.Если микрокоманда М безусловна , то ее адрес поступает без изменени  из пол  10 адреса следующей микрокоманды регистра 5 микрокоманд в регистр 13 адреса микрокоманды. Оттуда в нужный момент времени он

задаетс  на адресные входы блока 4 пам ти микрокоманд и удерживаетс  там в течение времени, необходимого дл  чтени  микрокоманды.

2.Если адрес микрокоманды М опре- дел етс  по условию, выработанному

узлом 2 (З), то это условие поступает по цеп м 29 или 30 через мультиплексор 19 условий на единичньй вход младшего разр да регистра 13 адреса

1

микрокоманд, в который предварительно бьт заслан код адреса из пол  10 регистра микрокоманд так же, как в п.I. В этом случае код адреса в поле 10 регистра микрокоманд содержит о в младшем разр де. Если условие выработалось, то младший разр д адреса в регистре 13 устанавливаетс  в 1, если нет - то остаетс  в О. Дальнейшие действи  аналогичны п.1.

3.Если адрес микрокоманды М определ етс  по результатам вычислений микрокоманды L, предшествовавшей N,

в узлах 2 (З) то вычисленный код поступает в конце предьщушего микроцикла по цеп м 23 и 24 на регистр 15 адреса перехода, а с выхода этого регистра в данном микроцикле поступает на адресные входы блока 14 пам ти адресов переходов и удерживаетс  там в .течение времени, необходимого дл  чтени  адреса микрокоманды М, который поступает с выходов блока 14 пам ти адресов переходов на адрес ные входы блока 4 пам ти микрокоманд .

4.Если адрес микрокоманды М задаетс  другими процессорами системы, например, код команды  зыка высокого уровн  должен включить в данном процессоре выполнение определенной микропрограммы , то соответствующий код поступает по цеп м 26 на регистр 16 внешних переходов, маскируетс  в блоке 18 с текущим кодом регистра 17 маски и, если блокировка дл  данного кода отсутствует, поступает на адресные входы блока 14 пам ти адресов переходов. Дальнейша  процедура аналогична п.З.

В течение микроцикла выполнени  текущей микрокоманды поле 9 управлени  внешними устройствами регистра 5 микрокоманд вьщает по цеп м 25 все сигналы, необходимые при взаимодействии процессора с другими устройствами системы, например сигналы запросов на обращени  к общей пам ти системы и т.п.

Вычислительный блок 1, состо щий из двух одинаковых узлов 2 и 3, каждый из которых обрабатывает полуслово информации, работает следующим образом. Каждый узел содержит процессорный элемент 55, который может выполн ть над полусловом информации р д арифметических и логических операций . Источниками обрабатываемой

32328

информации могут служить внутренн   пам ть микропроцессорных элементов

55,буферньшг регистр 56, блок 11 пам ти констант, св занные с процессорным элементом по внутренней шине 24 данных через коммутатор 57 исходных данных, а также устройства системы , внешние по отношению к данному

Ю процессору, св занные с процессорным элементом 55 по внешней шине 23 данных через коммутатор 57 исходных данных, Приемниками информации могут служить внутренн   пам ть процессор15 ного элемента 55, буферный регистр

56,регистр 15 адреса перехода через сдвигатель 58 по внешней шине 23 данных или через сдвигатель 59 по внутренней шине 24 данных, а также

20 устройства системы, внешние по отношению к данному процессору, через сдвигатель 58 по внешней шине 23 данных. При этом Сдвигат.ели 58 и 59 обеспечивают быструю передачу любых 25 комбинаций байтов по внутренней и внешней шинам данных. Пол  6 и 7 управлени  операционными узлами регистра 5 микрокоманд содержат все коды, необходимые дл 

30 управлени  работой операционных узлов , а именно: код элементарной операции набора процессорных элементов 55; код входного переноса Ро и код управлени  мультиплексором 60 сигна„ ла переноса; коды адресов двух источников информации; код адреса приемника информации; код управлени  сдвига- тел ми 58 и 59; код управлени  коммутатором 57 исходных данных; код

40 управлени  группой элементов И 61.

Исполнительный блок 1 может обрабатывать информацию в двух режимах: с полноразр дным словом и с полусловами . При обработке полноразр дного

45 слова пол  6 и 7 управлени  операционными блоками регистра 5 микрокоманд содержат одинаковую информацию, под управлением которой вьшолн етс  элементарна  операци  над всеми раз50 р дами информационного слова. Если по ходу выполнени  микропрограммы требуетс  обработка независимых слов, разр дность которых не превьшзает полуслова , то узлы 2 и 3 выполн ют неgg зависимые операции над полусловами под управлением соответственно полей 6 и 7, содержащих в данном случае разную информацию. При этом производительность исполнительного блока 1

фактически удваиваетс  за счет максимального использовани  его оборудовани .

Рассмотрим работу предлагаемого процессора на примере выполнени  дву независимых операций над полусловами информации под управлением одной микрокоманды .

Пуск процессора осуществл етс , по входам 54 начальной установки следующим образом. На адресные входы блока 4 пам ти микрокоманд поступает адрес пусковой микрокоманды через первые входы данных коммутатора 21 начальной установки.Разрешаетс  чтение микрокоманды из блока 4 пам ти микрокоманд через элемент ИЛИ 22 и устанавливаетс  в 1 разр д регистра 16, соответствующий коду адреса первой микрокоманды вызываемой микропрограммы . Одновременно на входы 35-4-J начинают поступать синхроимпульсы . Сигналы с входов начальной установки снимаютс , когда пускова  микрокоманда переписана на регистр 5 микрокоманд. При этом коммутатор 21 начальной установки переключаетс  на прием информации по вторым входам данных. Пускова  микрокоманда опрашивает регистр 16 внешних переходов и через блок 18 и блок 14 пам ти адресов переходов (синхровходы соответственно 48 и 49) формирует адрес первой микрокоманды N вызываемой ми- кропрс -граммы, который поступает на адресные входы блока 4 пам ти микрокоманд . Затем производитс  чтение ми крокоманд N из блока 4 пам ти микрокоманд и  гась ее в регистр 5 микрокоманд (синхровходы 51 и 42 соответственно ) .

В рассматриваемом примере микрокоманда М  вл етс  безусловной, т.е. адрес следующей микрокомандь) М задан в поле 10 регистра 5 микрокоманд, откуда он передаетс  в регистр 13 адреса микрокоманды под управлением синхровхода 43. Затем под управлением синхровхода 50 он поступает на входы адреса микрокоманды через вторые входы данных коммутатора 21 начальной установки, разрешаетс  чтение микрокоманды через элемент ИЛИ 22 и под управлением синхровхода 51 производитс  чтение следующей микрокоманды М из блока 4 .пам ти микрокоманд. Все эти процедуры

32328

выполн ютс  под управлением пол  8 регистра 5 микрокоманд.

Параллельно в вычислительном блоg ке 1 под управлением полей 6 и 7 регистра 5 микрокоманд выполн ютс  следующие действи . В операционном узле 2, обрабатывающем младшее полуслово информации 5 под управлением

10 пол  6 регистра 5 микрокоманд

(цепи 27) считываютс  два операнда из внутренней пам ти микропроцессорных элементов 55 и в АЛУ выполн етс  арифметическое сложение (блоки 55 и

15 60, синхровход 63). Результат по вл етс  на D-выходах процессорных элементов 55 и через сдвигатель 58 под управлением синхровхода 65 поступает на выходы 23, откуда может

20 быть записан во внешние приемники информации под управлением соответствующих сигналов на выходах пол  9 регистра 5 микрокоманд (выходы 25) . В операционном узле 3, обрабатываю щем старшее полуслово информации, .под упрйвлением пол  7 регистра 5 микрокоманд (цепи 28) считываетс  первый операнд из буферного регистра 56 по цеп м 24 через коммутатор 57

30 исходных данных на D-входы процессорных элементов 55 (синхровход 62); одновременно второй операнд считываетс  из внутренней пам ти процессорных элементой 55; в АЛУ выполн етс 

35 операци  логического умножени ; результат операции записываетс  во внутреннюю пам ть процессорных элементов (блоки 55 и 60, синхровход 63).

5

0

5

Claims (2)

1.Процессор, содержащий блок пам ти микрокоманд, блок формировани  адреса микрокоманды, регистр микрокоманд , вычислительный блок, причем выход блока пам ти микрокоманд соединен с информационным входом регистра микрокоманд, выход пол  управлени  внешними устройствами которого соединен с выходом управлени  внешними устройствами процессора, отличающий с   тем, что, с целью ув еличени  быстродействи  процессора , он содержит блок пам ти, констант, блок элементов И, коммутатор начальной установки и элемент ИЛИ, причем блок формировани  адреса микрокоманды содержит мультиплексор условий,

7

регистр адреса микрокоманды, блок пам ти адресов переходов, регистр адреса перехода, регистр внешних переходов , регистр маски, блок маскировани , а вычислительный блок содержит первый и второй операционные узлы, причем выходы первого и второго полей микроопераций соединены соответственно с входами кода операции первого и второго операционных узлов, первые информационные входы- выходы которых объединены и соединены с первым информационным входом регистра адреса перекода и с информационным входом-выходом процессора,, старший разр д информационного входа регистра внешних переходо-в, первый информационный вход и управл ющий вход коммутатора начальной установки и первый вход элемента ИЛИ объединен и подключены к входу начальной установки процессора, вход кода команды процессора соединен с остальными разр дами информационного входа регистра внешних переходов, выход которого соединен с первым информационным входом блока маскировани , второ информационный вход которого соединен с выходом регистра маски, информационные входы регистра маски, адресные входы и вход управлени  чтением блока пам ти констант, вход управлени  мультиплексора условий, вход управлени  чтением блока пам ти адресов переходов,вход управлени  третьим состо нием регистра адреса перехода и с первого по двенадцатый входы блока элементов И объединены и подключены к выходам пол  управлени  внутренними блоками регистра микрокоманд , выход пол  адреса следующей микрокоманды, которого соединен с информационным входом регистра адреса микрокоманды, выход которого соединен с выходом блока пам ти адресов переходов и с вторым информационным входом коммутатора начальной установки , выход которого соединен с входом адреса блока пам ти микрокоманд, вход управлени  чтением которого соединен с выходом элемента ИЛИ, выход блока маскировани  соединен с выходом регистра адреса переходов и с адресным входом блока пам ти адресов переходов, вторые информационные входы-выходы первого и второго операционных узлов объединены и соединены с выходом блока пам ти констант и

1

10

15

25

20 332328о

вторым информационным входом регистра адресов переходов, выходы логических условий первого и второго операционных узлов соединены соответственно с первым и вторым информационными входами мультиплекс5ра условий , выход которого соединен с входом установки в I младшего разр да регистра адреса микрокоманды, первый синхровход процессора соединен с первыми синхровходами первого и второго операционных узлов и тринадцатым входом блока элементов И, второй синхровход процессора соединен с вторыми синхровходами первого и второго операционных узлов и с четырнадцатым входом блока элементов И, третий синхровход процессора соединен с п тнадцатым и шестнадцатым входами блока элементов И, четвертый синхровход процессора соединен с семнадцатого по дев тнадцатый входы, а п тый синхровход процессора соединен с двадцатого по двадцать второй входы блока элементов И, шестой и седьмой синхровходы процессора соединены соответственно с двадцать третьим и двадцать четвертым входами блока элементов И, с первого по двенадцатый выходы которого соединены соответственно с синхровходами регистра микрокоманд, регистра адреса микрокоманды , регистра внешних переходов, регистра маски, мультиплексора условий , с входами управлени  третьим состо нием регистра адресов переходов , блока маскировани , блока пам ти адресов переходов, регистра адреса микрокоманды, блока пам ти микрокоманд , блока пам ти констант, с син- хровходом рег истра адреса переходов, выход признака переноса второго операционного узла соединен с входом признака переноса второго операционного узла, выход признака переноса которого соединен с выходом признака переноса из старшего разр да слова процессора, вход признака переноса в младший разр д слова процессора соединен с входом признака переноса первого операционного узла.

2. Процессор по п.1, о т л и - чающийс  тем, что содержит 55 процессорный элемент, группу элементов И, буферный регистр, мультиплексор сигнала переноса, коммутатор исходных данных, первый и второй сдви- гатели, причем первый информационный

30

35

40

45

50

вход-выход узла соединен с выходом первого сдвигател  и первым информационным входом коммутатора исходных данных, второй информационный вход- выход узла соединен с выходами второ го сдвигател  и буферного регистра и с вторым информационным входом ком- мутатора исходных данных, выход ло-: гических условий процессорного эле- мента соединен с одноименным выходом узла, вход кода микрооперации и вход номера регистра процессорного элемента , входы управлени  первого и второго сдвигателей и коммутатора исходных данных, вход управлени  и первый информационный .вход мультиплексора сигнала переноса и с первого по п тый входы элементов И группы объединены и подключены к входу кода операции узла, выход коммутатора исходных данных соединен с информационными входами буферного регистра и процессорного элемента, информа- циойный выход которого соединен с информационными входами первого и второго сдвигателей, вход переноса узла соединен с вторым информационным входом мультиплексора сигнала переноса, выход которого соединен с входом переноса процессорного элемента , выход переноса которого соединен с выходом переноса узла,первый синхровход которого соединен с шестыми входами элементов И группы, с седьмого по дес тый входы которых соединены с вторым синхровходом узла , выходы с первого по п тый элементов И группы соединены соответствен

но с входом управлени  третьим состо нием буферного регистра, с синхровходом процессорного элемента и синхровходами второго и первого сдвигателей и синхровходом буферного регистра .