SU1307460A1 - Устройство дл контрол выполнени программ - Google Patents

Abstract

Изобретение относитс  к цифровой вычислительной технике и может быть использовано дл  вы влени  ошибок функционировани  оборудовани  ЭВМ в процессе выполнени  программ. Устройство содержит два счетчика вре мени 1 и 2, дешифратор 3 адреса, два триггера 9 и 21, четыре элемента , И 10,11,12 и 22, элементы ИЛИ 12 и ИЛИ-НЕ 18, два регистра 13, 14 метки перехода, регистр 15 контрольной метки , две схемы сравнени  16 и 13, элемент задержки 20 и блок 23 индикации; Работа устройства основана па одновременном контроле времени выполнени  программы сегментов и переходов между ними. Устройство выдает сигнал ошибки, если врем  выполнени  сегмента превышает установленное или осуществл етс  запрещенный программный переход. 2 ил. (Л ОО о --J о:) о Фиг.1

Description

1

Изобретение относитс  к вычислительной технике и может быть использовано в цифровых вычислительных и управл ющих системах дл  контрол  выполнени  программ.

Цель изобретени  - сокращение аппаратурных затрат.

На фиг. 1 представлена структурна  схема устройства; на фиг. 2 графа контролируемой программы.

Устройство содержит первый 1 и второй 2 счетчики времени, дешифратор 3 адреса, адресный вход 4 устройства , вход 5 разрешени  записи контрол  устройства, информационный вход 6 устройства, вход 7 начальной установки устройства, тактовый вход 8 устройства, первый триггер 9, элементы И 10-12, первый 13 и второй 14 регистры метки перехода, регистр 15 контрольной метки, первую 16 и вторую 17 схемы сравнени , элемент ИЛИ-НЕ 18, элемент ИЛИ 19, элемент 20 задержки, триггер 21 прерывани , четвертый элемент И 22, блок 23 индикации , выход 24 фиксации неисправности в программе результата контрол  устройства и информационный выход 25

Устройство осуществл ет контроль выполнени  программ дл  синхронных вычислительных систем, в которых врем  выполнени  команд может измер тьс  в периодах синхронизирующего генератора.

Дл  контрол  беретс  готова  полностью отлаженна  программа, представл юща  собой некоторую последовательность команд, котора  разбиваетс  на тестируе1Ф1е участки-сегмен ты. Равномерность сегментов и их количество определ етс  разр дностью используемых в устройстве счетчиков времени, регистров, а также средним временем выполнени  команд процессором .

Каждому из сегментов ставитс  в соответствие метка i и список вида (T,j, йТ., Mj,, ,,), где Т - минимальное врем  выполнени  i-ro сегмента; dT,.j - разность между максималь- н ым и минимальным временем выполнени  i-ro сегмента; и М -j ° ответственно перва  и втора  метки возможного программного перехода из i-ro сегмента. Ограничение на количество меток перехода вытекает из числа используемых в устройстве регистров метки перехода. Времена Т и

07460 2

Т- вычисл ютс  на основании времен выполнени  команд, вход щих в i-й сегмент и св зей между ними.

Дл  графа программы, приведенного 5 на фиг. 2, где вершинами  вл ютс  программные сегменты, а ребрами - возможные переходы между сегментами, можно составить следующие списки:

1 : (Тц, ДТ,-, 2, 2); О 2: (Тг, йТ . 3. 4); 3: (Тд, ЛТ, 4,5); 4: (Т, /JT4, 2, 6); 51 (Т,-, alf, 3, 7); 6: (Т, аТ, 5, 7); 5 7: (Т,, 4Т,, 2, В); 8: (Tg, Tj, 6, 8). Контроль в устройстве сводитс  к одновременной проверке длительности выполнени  программных сегментов и 0 соответстви  выполн емым переходов графу, при этом разрешаютс  переходы только между смежными вершинами (сегментами) при выполнении услови  Т tj T,j-«- 4Т, где t - врем , фактически . затраченное на выполнение i-ro сегмента, в противном случае устройство выдает в вычислительную систему сигнал ошибки.

Устройство работает следующим образом.

Перед началом контрол  устройство устанавливаетс  в исходное состо ние подачей на вход 7 начальной установки нулевого импульса сброса, 35 который устанавливает триггер 9 и триггер 21 прерывани  в О. При .этом элемент И 10 переходит в закрытое состо ние, что преп тствует прохождению тактовых импульсов с входа 8 устройства на счетные входы первого 1 и второго 2 счетчиков времени. Устройство по отношению к вычислительной системе  вл етс  внешним. Св зь между устройством и вычисли- тельной системой осуществл етс  через интерфейсную магистраль. Прог- paMNfflo доступными по выводу блоками в устройстве  вл ютс  первый 1 и второй 2 счетчики времени, регистры 0 13 и 14 метки перехода и регистр 15 контрольной метки, т.е. кaждo ry из перечисленных блоков соответствует свой программно неизмен е в 1й номер (адрес), указываемый в команде вы- 5 вода.

Начало каждого программного сегмента обозначаетс  программным обращением к первому 1, второму 2 счетчикам времени, а также первому 13 и второму 14 регистрам метки перехода, в которые занос тс  целочисленные параметры , характеризующие соответM .V

M.J.

ственно Т., дт

Конец каждого программного сегмента обозначаетс  программным обращением в регистру 5 контрольной метки, при котором на вход 6 данных

устройства выставл етс  код, опреде- JO данных устройства выставл етс  код

л ющии метку, достигнутую в результате выполнени  рассматриваемого сегмента.

При программном обращении к первому счетчику 1 времени на адресном входе 4 устройства по вл етс  адрес данного счетчика, сопровождающийс  управл ющим сигналом на входе 5 разрешени  записи устройства. Управл ющий сигнал разрешает работу дешиф- ратора 3 адреса, который вырабатывает на своем первом выходе сигнал, разрешающий запись с входа 6 данных устройства код временного интервала Т. в Первый счетчик 1 времени и пе- ревод щий триггер 9 по входу J в единичное состо ние, На выходе триггера 9 по вл етс  сигнал Начало цикла контрол .

Аналогично записи в первый счетчик 1 времени производитс  запись временного интервала Т,- во второй счетчик 2 времени сигналом с второго

40

выхода дешифратора 3 адреса, а также з апись кодов меток М,- и со- 35 ответственно в первый 13 и второй 14 регистры метки перехода по сигналам с третьего и четвертого выходов дешифратора 3 адреса.

Сигнал Начало цикла контрол  открывает элемент И 10, который разрешает прохождение тактовых импульсов с тактового входа 8 устройства через открытый элемент И 10 и элемент И 11, открытый по второму входу единичным потенциалом с выхода переполнени  первого счетчика 1 времени. Тактовые импульсы с выхода элемента И 11 поступают на счетный вход -1

Код метки, выставленный на вхо данных устройств при программном ращешто. к регистру 15 контрольной метки, подаетс  на его информацио ные входы, а также на первые инфо мационные входы первой 16 и второ 17 схем сравнени , на вторых инфо ционных входах которых присутству занесенные ранее в первый 13 и вт рой 14 регистры метки перехода ко М и Mil. Если выставленный на вх де 6 данных устройства код метки совпадает хот  бы с одним кодомf записанным в первой 13 или второй регистры метки перехода, то на вы ходе элемента ЯПИ-НЕ 18 по вл етс нулевой логический потенциал, в п тивном случае - единичный потенци

Если дешифратор 3 адресов обна руживает признак конца сегмента раньше, чем обнул етс  первый сче 45 чик 1 времени (что соответствует выполнению сегмента за врем  мень Т), то на первом входе элемента ИЛИ 19, а следовательно, и на вхо де D триггера 2 прерывани  в мопервого счетчика 1 времени, содержи- 50 мент фронта сигнала Конец цикла

мое которого уменьшаетс  по мере выполнени  команд контролируемого программного сегмента. Когда первый счетчик 1 времени обнулитс , сигнал обратного переноса с его выхода 55 рывает элемент И 11 и открывает по инверсному входу элемент И 12, через который тактовые импульсы проход т

на счетный вход -1 второго 2 счетчика времени, содержимое которого уменьшаетс  ha единицу с прихадом каждого тактового импульса.

Сигнал Конец цикла контрол  формируетс  на п том выходе дешифратора 3 адреса при програмг шом обращении к регистру 15 контрольной метки, при этом ранее на входе 6

5 0 5

0

5

метки сегмента, достигнутого в результате выполнени  контролируемого сегмента. Сигналом Конец цикла контрол  триггер 9 по входу К устанавливаетс  в нулевое состо ние, что закрывает путь прохождению тактовых импульсов через элемент И 10 на счетный вход второго счетчика времени. Одновременно передним фронтом сигнала Конец цикла контрол  происходит запись состо ни  входа D триггера 2 прерывани  на его выход.

Код метки, выставленный на вход 6 данных устройств при программном об- ращешто. к регистру 15 контрольной метки, подаетс  на его информационные входы, а также на первые информационные входы первой 16 и второй 17 схем сравнени , на вторых информационных входах которых присутствуют занесенные ранее в первый 13 и второй 14 регистры метки перехода коды М и Mil. Если выставленный на входе 6 данных устройства код метки совпадает хот  бы с одним кодомf записанным в первой 13 или второй 14 регистры метки перехода, то на выходе элемента ЯПИ-НЕ 18 по вл етс  нулевой логический потенциал, в противном случае - единичный потенциал,

Если дешифратор 3 адресов обнаруживает признак конца сегмента раньше, чем обнул етс  первый счет- 5 чик 1 времени (что соответствует выполнению сегмента за врем  меньше Т), то на первом входе элемента ИЛИ 19, а следовательно, и на входе D триггера 2 прерывани  в мо0

мент фронта сигнала Конец цикла

контрол  присутствует единичный логический потенциал, что приводит к переключению триггера 21 прерывани  в единичное состо ние, выстав лению на выходе 24 устройства сигнала ошибки и включению блока 23 индикации. Так как переключение триггера 21 прерывани  происходит

раньше по влени  на втором входе элемента И 22 импульсного сигнала с выхода элемента 20 задержки, то на выходе элемента И 22 сохран етс  нулевой логический потенциал.

Если дешифратор 3 адреса обнаруживает конец провер емого сегмента после обнулени  первого счетчика 1 времени и до обнулени  второго счетчика 2 времени (что соответствует выполнению сегмента за врем  . + 4Т.), то при правильно выполненном меточном переходе, на выходе элемента ИЛИ 19 и, следовательно , на входе D триггера 21 прерывани  в момент фронта сигнала Конец цикла контрол  присутствует нулевой логический потенциал, что не приводит к переключению триггера 21 прерывани . Через некоторое врем  с выхода элемента 20 задержки на второй вход элемента И 22 поступит задержанный на врем  переключени  триггера 21 прерывани  сигнала. Так как на первый вход элемента И 22 с инверсного выхода триггера 21 прерывани  подаетс  единичный потенциал , то на выходе элемента И 22 по вл етс  сигнал записи информации с входа 6 данных устройства в регистр 15 контрольной метки. Таким образом, по содержимому регистра 15 контрольной метки, выставленному на информационном выходе 25 устройства , можно однозначно определить последнюю правильно выполненную метку сегмента, что дает возможность осуществлени  рестарта программы при возникновении сбо  оборудовани .

При неправильно выполненном переходе из сегмента в сегмент на выходе элемента ИЛИ-НЕ 18, втором входе и выходе элемента ИЛИ 19, а следовательно , и на входе D триггера 21 прерывани  по вл етс  единичный потенциал, который по фронту сигнала Конец цикла контрол  вызывает переключение триггера 21 прерывани  выставление сигнала ошибки на выходе 24 устройства и выключение блока 23 индикации.

Если второй счетчик 2 времени обнул етс  до обнаружени  дешифратором 3 адреса признака конца сегмента (что .соответствует выполнению программного сегмента за врем , большее + I,f) то нулевой импульс сигнала обратного переноса с выхода второго счетчика 2 времени поступает на вход установки триггера 21 прерывани  в единичное состо ние, что приводит к его переключению, выставлению сигнала ошибки на выхо- де 24 устройства и выключению блока 23 индикгщии,

Таким образом, устройство выдает сигнал ошибки, если измеренное врем  выполнени  программных сегментов меньше или больше расчетного или возникает попытка выполнить запрещенный переход между сегментами.

Claims (1)

1. Формула изобретени 

   Устройство дл  контрол  выполнени  программ, содержащее первый и второй счетчики времени, дешифратор адреса, первый триггер, четьфе эле-

   мента И, элемент ИЛИ, регистр контрольной метки, первый регистр метки перехода, первую схему сравнени , причем группа информационных входов устройства соединена с группами

   информационных входов первого и второго счетчиков, первого регистра перехода , регистра контрольной метки и с первой группой информационных входов первой схемы сравнени , выход первого триггера и тактовый вход устройства соединены соответственно с первым и вторым входами первого элемента И, выход которого соединен с первым входом второго и пр мым входом третьего элементов И, выходы первого и второго элементов И соединены со счетными входами соответственно первого и второго счетчиков времени, выход переполнени  первого

   счетчика времени соединен с вторым входом второго элемента И, инверсным входом третьего элемента И и первым входом элемента ИЛИ, группа адресных входов устройства соединена с группой информационных входов дешифратора адреса, вход разрешени  контрол  устройства соединен со стробирующим входом дешифратора адреса., первый выход которого соединен с входом записи первого счетчика времени и входом первого триггера, второй и третий выходы дешифратора адреса соединены с входами записи соответственно второго счетчика времени и

   первого регистра метки перехода, вход начальной установки устройства соединен с входом установки в первого триггера, четвертый выход дешифратора адреса соединен с К-входом первого триггера, выход четвертого элемента И соединен с входом записи регистра контрольной метки, группа информационных выходов которого  вл етс  группой выходов результата контрол  устройства, группа информационных выходов первого регистра метки перехода соединена с второй группой информационных входов первой схемы сравнени , отличающеес  тем, что, с целью сокращени  амплитудных затрат, в него введены второй регистр метки перехода, втора  схема сравнени , элемент ИЛИ-НЕ, элемент задержки и второй триггер, причем вход начальной установки устройства и выход переполнени  второго счетчика соединены соответственно с нулевым и единичным входами второго триггера, группа информационных входов устройства соединена с первой группой входов второй схемы сравнени  и группо

   информационных входов второго регистра метки перехода, п ть1й выход дешифратора адреса соединен с входом записи второго регистра метки перехода , группа выходов которого соедине на с второй группой второй схемы сравнени , выходы равенства первой и второй схем сравнени  соединены с первым и вторым входами элемента

   ИЛИ-НЕ, выход которого соединен с

   вторым входом элемента ИЛИ, выход которого соединен с информационным входом второго триггера, первый выход деши чратора адреса соединен с

   та;ктовым входом второго триггера и через элемент задержки - с первым входом четвертого элемента И, инверсный выход второго триггера соединен с вторым входом четвертого элемента

   И, пр мой выход второго триггера  вл етс  выходом фиксации неисправности в программе устройства .

   Составитель И. Сигалов Редактор Л. Пчолинска  Техред Л.Олейник Корректор А Ильин

   Заказ 1634749Тираж 673Подписное

   ВНИИПИ Государственного комитета СССР

   по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д. 4/5

   Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4