SU1285467A1

SU1285467A1 - Digital frequency multiplier

Info

Publication number: SU1285467A1
Application number: SU853916987A
Authority: SU
Inventors: Николай Александрович Камынин
Original assignee: Куйбышевский авиационный институт им.акад.С.П.Королева
Priority date: 1985-06-25
Filing date: 1985-06-25
Publication date: 1987-01-23

Abstract

Изобретение относитс к области вычислительной техники и может быть использовано при построении устройств обработки частотных сигналов. Цель изобретени - расширение класса решаемых задач за счет возможности формировани выходного сигнала с частотой, определ емой комбинацией частот двух входных сигналов. Умножитель содержит два формировател 1, 2 импульсов, четыре регистра 3, 4, 9, 10, два элемента 5, 6 задержки, два счетчика 7, 8, три управл емых делител 11, 12, 13 частоты, генератор 14 тактовых импульсов, три преобразовател 15, 16, 17 пр мого кода в обратный, сумматор 18 и два информационных входа 19, 20 с соответствующими св з ми. Выходной сигнал умножител содержит в себе две входные частоты, пропорциональные соответственно двум посто нным числам, предварительно записанным в соответствующие регистры умножител . 1 ил.The invention relates to the field of computing and can be used in the construction of frequency signal processing devices. The purpose of the invention is to expand the class of tasks to be solved due to the possibility of generating the output signal with a frequency determined by the combination of the frequencies of the two input signals. The multiplier contains two formers 1, 2 pulses, four registers 3, 4, 9, 10, two elements 5, 6 delays, two counters 7, 8, three controllable dividers 11, 12, 13 frequencies, a generator of 14 clock pulses, three converters 15, 16, 17 direct code to the reverse, adder 18 and two information inputs 19, 20 with corresponding connections. The output signal of the multiplier contains two input frequencies, proportional to the corresponding two constant numbers pre-recorded in the corresponding multiplier registers. 1 il.

Description

(Л(L

юYu

0000

сдsd

4;ib4; ib

ot ot

Выход Output

Изобретение относитс к вычислительной технике и может быть использовано при построении устройств обработки частотных сигналов.The invention relates to computing and can be used in the construction of frequency signal processing devices.

Цель изобретени - расширение класса решаемых задач за счет обеспечени возможности формировани выходного сигнала с частотой, определ емой комбинацией частот двух входных сигналов.The purpose of the invention is to expand the class of tasks to be accomplished by allowing the output signal to be generated at a frequency determined by the combination of the frequencies of the two input signals.

На чертеже представлена функциональна схема цифрового умножител частоты. The drawing shows the functional scheme of the digital frequency multiplier.

Умножитель частоты содержит первый и второй формирователи 1 и 2 импульсов, первый и второй регистры 3 и 4, первый и второй элементы 5 и 6 задержки, первый и второй счетчики 7 и 8, третий и четвертый регистры 9 .и 10, первый, второй и третий управл емые делители 11 -13 частоты, генератор 14 тактовых импульсов, первый, второй и третий преобразователи 15-17 пр мого кода в обратный, сумматор 18, первый и второй информационные входы 19 и 20, причем выход генератора 14 тактовых импульсов соединен с информационными входами управл емых делителей 11 -13 частоты , выход регистра 9 соединен с управл ющим входом управл емого делител 11 частоты , выход которого соединен со счетным входом счетчика 7, выход регистра 10 соединен с управл ющим входом управл емого делител 13 частоты, выход которого соединен со счетным входом счетчика 8, первый информационный вход 19 умножител соеди- нен с входом формировател 1 импульсов, выход которого соединен с входом разрешени записи регистра 3 и, через элемент 5 задержки, с входом сброса счетчика 7, информационный выход которого соединен с информационным входом регистра 3, второй информационный вход 20 умножител соединен с входом формировател 2 импульсов, выход которого цоединен с входом разрешени записи регистра 4 и, через элемент 6 задержки, с входом сброса счетчика 8, информационный выход которого соединен с информационным входом регистра 4, выход регистра 3 соединен с входом преобразовател 15 пр мого кода в обратный, выход которого соединен с первым входом сумматора 18, выход регистра 4 соединен с входом преобразовател 16 пр мого кода в обратный , выход которого соединен с вторым входом сумматора 18, выход сумматора 18 соединен с входом преобразовател 17 пр мого кода в обратный, выход которого соединен с управл ющим входом управл емого дели- тел 12 частоты, выход которого вл етс выходом цифрового умножител частоты.The frequency multiplier contains the first and second drivers 1 and 2 pulses, the first and second registers 3 and 4, the first and second delay elements 5 and 6, the first and second counters 7 and 8, the third and fourth registers 9 and 10, the first, second and second the third controlled frequency dividers 11–13, a clock generator 14, the first, second and third converters 15–17 of the forward code in the reverse, the adder 18, the first and second information inputs 19 and 20, and the output of the clock generator 14 is connected to the information inputs of controlled dividers 11-13 frequency, output the horn 9 is connected to the control input of the controlled frequency divider 11, the output of which is connected to the counting input of the counter 7, the output of the register 10 is connected to the control input of the controlled frequency splitter 13, the output of which is connected to the counting input of the counter 8, the first information input 19 of the multiplier connected to the input of the pulse driver 1, the output of which is connected to the register recording resolution input 3 and, through delay element 5, to the reset input of the counter 7, whose information output is connected to the information input of the register 3, The information multiplier 20 input is connected to the input of the pulse generator 2, the output of which is connected to the register recording enable input 4 and, through the delay element 6, to the reset input of the counter 8, the information output of which is connected to the information input of the register 4, the output 3 of the register 3 is connected to the input Converter 15 direct code to reverse, the output of which is connected to the first input of the adder 18, the output of the register 4 is connected to the input of the converter 16 direct code to the return, the output of which is connected to the second input of the adder 18, the output from mmatora 18 is connected to the input transducer 17 direct the return code, the output of which is connected to the control input of the controllable frequency divider bodies 12, whose output is the output of the digital frequency multiplier.

Умножитель работает следующим образом .The multiplier works as follows.

Сигналы первой и второй входных последовательностей импульсов с периодами TI и Т2 поступают на соответствующие входы первого и второго формирователей 1 и 2 импульсов, которые формируют управл ю5The signals of the first and second input pulse sequences with periods TI and T2 arrive at the corresponding inputs of the first and second drivers 1 and 2 pulses, which form the control 5

с with

ОABOUT

0 д 5 0 .. 50 0 d 5 0 .. 50

щие сигналы длительностью T| и Тг соответственно . Передний фронт импульса длительностью Т| через первый элемент 5 задержки поступает на вход установки в «нуль первого счетчика 7 и устанавливает его в исходное состо ние. Передний фронт импульса длительностью Т2 через второй элемент 6 задержки поступает на вход установки в «нуль второго счетчика 8 и устанавливает его в исходное состо ние.signals of duration T | and Tr respectively. The leading edge of a pulse of duration T | through the first delay element 5, it arrives at the input to the setting of the zero of the first counter 7 and sets it to its initial state. The leading edge of a pulse of duration T2, through the second delay element 6, is fed to the input of the set to zero of the second counter 8 and sets it to its initial state.

Первый и второй счетчики 7 и 8 считают импульсы с выходов первого и третьего управл емых делителей 11 и 13 частоты соответственно . В регистрах 9 и 10 предварительно записаны числа аир соответственно. Коды чисел of. поступают на установочные входы управл емых делителей 11 и 13 частоты соответственно и определ ют их коэффициент делени . На информацит)нные входы первого и третьего управл емых делителей 11 и 13 частоты поступают импульсы с частотой fo с выхода генератора 14 тактовых импульсов.The first and second counters 7 and 8 count the pulses from the outputs of the first and third controlled dividers 11 and 13 frequencies, respectively. Registers 9 and 10 are pre-recorded air numbers, respectively. Codes of numbers of. arrive at the installation inputs of the controlled frequency dividers 11 and 13, respectively, and determine their division ratio. The information inputs of the first and third controlled frequency dividers 11 and 13 receive pulses at a frequency of fo from the generator output of 14 clock pulses.

Спуст промежуток времени Т| на вход счетчика 7 поступает NI Tifo/a импульсов, спуст промежуток времени Т2 на вход счетчика 8 поступает N2 T2fo/P импульсов.After a period of time T | NI Tifo / a pulses are input to the counter 7, after a period of time T2, N2 T2fo / P pulses are fed to the input of the counter 8.

По окончании интервала времени TI число NI из счетчика 7 импульсов переписываетс в первый регистр 3, по окончании интервала времени Т2 число N2 из счетчика 8 импульсов переписываетс во второй регистр 4.At the end of the time interval TI, the number NI from the counter 7 pulses is rewritten into the first register 3, after the end of the time interval T2 the number N2 from the counter 8 pulses is rewritten into the second register 4.

На управл ющий вход второго управл емого делител 12 частоты через третий преобразователь 17 пр мого кода в. обратный поступает код у с выхода сумматора 18, равный сумме кодов 71 и 72, формируемых на выходах преобразователей 15 и 16 пр мых кодов в обратные соответственно.To the control input of the second controlled frequency divider 12 through the third direct-code converter 17, c. the return code arrives at the output of the adder 18, equal to the sum of the codes 71 and 72, generated at the outputs of the converters 15 and 16 of the forward codes into the reversals, respectively.

Коды 71 и 72 вычисл ютс по формуламCodes 71 and 72 are calculated using the formulas

71 1/N,, 72 1/N2.71 1 / N ,, 72 1 / N2.

Число, обратное числу 7 i+Y2. определ ет коэффициент делени управл емого делител 12 частоты, на выходе которого импульсы по вл ютс через интервалы времениThe reciprocal number is 7 i + Y2. determines the division ratio of the controlled frequency divider 12, at the output of which pulses appear at intervals

Твых 1/7 fo 1(а/Т|+Р/Т2).Your 1/7 fo 1 (a / T | + P / T2).

Тогда частота импульсов на выходе цифрового умножител частоты равнаThen the frequency of the pulses at the output of the digital frequency multiplier is

+ + + +

где f| 1/Ti и (2 1/Т2 - частоты следовани импульсов первого и второго входного сигналов соответственно.where f | 1 / Ti and (2 1 / T2 are the pulse frequencies of the first and second input signals, respectively.

Claims

Формула изобретени Invention Formula

Цифровой умножитель частоты, содержащий генератор тактовых импульсов, первый, второй, третий и четвертый регистры, первый и второй управл емые делители частоты, первый счетчик, сумматор и первый формирователь импульсов, вход которого соединен с первым информационным входом умножител , информационный выход первого счетчика соединен с информационным входом первого регистра, выход третьего регистра соединен с управл 1Ь1цим входом первого управл емого делител частоты, выход которого соединен со счетным входом первого счетчика, выход второго управл емого делител частоты соединен с выходом умножител , отличающийс тем, что, с целью расширени класса решаемых задач за счет обеспечени возможности формировани выходного сигнала с частотой, определ емой комбинацией частот двух входных сигналов, в него введены первый, второй и третий преобразователи пр мого кода в обратный, первый и второй элементы задержки, второй счетчик, третий управл емый делитель частоты и второй формирователь импульсов, вход которого соединен с вторым информационным входом умножител , выход первого формировател импульсов соединен с входом разрешени записи первого регистра и с входом первого элемента задержки, выход которого соединен с входом сброса первого счетчика, выход второго формировател импульсов соединен с входом разрешени записи второго регистра и с входом второго элемента задержки, выход которого соединен с входом сброса второго счетчика, информационный выход второго счетчика соединен с информационным входом второго регистра, выход которого соединен с входом второго преобразовател пр мого кода в обратный,A digital frequency multiplier containing a clock pulse generator, the first, second, third and fourth registers, the first and second controlled frequency dividers, the first counter, the adder and the first pulse generator, whose input is connected to the first information input of the multiplier, the information output of the first counter is connected to the information input of the first register, the output of the third register is connected to the control 1L1c input of the first controllable frequency divider, the output of which is connected to the counting input of the first counter, the output The second controlled frequency divider is connected to the multiplier output, characterized in that, in order to expand the class of tasks to be accomplished by allowing the output signal to be formed at a frequency determined by the combination of the frequencies of the two input signals, the first, second and third direct transducers are introduced into it code in the reverse, the first and second delay elements, the second counter, the third controlled frequency divider and the second pulse shaper, whose input is connected to the second information input of the multiplier, the output of the first The first pulse generator is connected to the write enable input of the first register and to the input of the first delay element whose output is connected to the reset input of the first counter, the output of the second pulse shaper is connected to the write enable input of the second register and to the input of the second delay element whose output is connected to the reset input The second counter, the information output of the second counter is connected to the information input of the second register, the output of which is connected to the input of the second forward-to-code converter,

выход первого регистра соединен с входом первого преобразовател пр мого хода в обратный, выход которого соединен с первым входом сумматора, выход второго преобразовател пр мого кода в обратный соединен с вторым входом сумматора, выход которого соединен с входом третьего преобразовател пр мого кода в обратный, выход которого соединен с управл ющим входом второго управл емого делител частоты, выход четвертого регистра соединен с управл ющимthe output of the first register is connected to the input of the first forward-to-reverse converter, the output of which is connected to the first input of the adder, the output of the second forward-to-reverse code converter is connected to the second input of the adder, the output of which is connected to the input of the third forward to the reverse code converter, output which is connected to the control input of the second controlled frequency divider, the output of the fourth register is connected to the control

0 входом третьего управл емого делител частоты, выход которого соединен со счетным входом второго счетчика, выход генератора тактовых импульсов соединен с информационными входами первого, второго и третьего управл емых делителей частоты.0 input of the third controlled frequency divider, the output of which is connected to the counting input of the second counter, the output of the clock pulse generator is connected to the information inputs of the first, second and third controlled frequency dividers.