SU1273992A1 - Device for multichannel recording-reproducing of information - Google Patents
Device for multichannel recording-reproducing of information Download PDFInfo
- Publication number
- SU1273992A1 SU1273992A1 SU853888526A SU3888526A SU1273992A1 SU 1273992 A1 SU1273992 A1 SU 1273992A1 SU 853888526 A SU853888526 A SU 853888526A SU 3888526 A SU3888526 A SU 3888526A SU 1273992 A1 SU1273992 A1 SU 1273992A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- block
- input
- elements
- outputs
- inputs
- Prior art date
Links
Landscapes
- Error Detection And Correction (AREA)
Abstract
Изобретение относитс к накоплению информации и позвол ет повысить пропускную способность за счет уменьшени задержки. Кажда ошибка информации магнитного накопител 21 представл етс регистре 5 контрол двум признаками, которые формируютts3 ОЭ СО toThe invention relates to the accumulation of information and allows for increased throughput by reducing latency. Each information error of the magnetic storage device 21 is represented by register 5 of the control with two signs that form3 OE CO to
Description
с в нем в соответствии с сигналами сумматора 4 по модулю два. В режиме воспроизведени производитс коррекци ошибок в первом контрольном и последнем информационном каналах. По окончании воспроизведени единичное состо ние триггера 46 по сигналу блока 15 дифференцирующих элементов переписываетс в триггер 13,открывающий дешифратор 14. После этого триггер 46 через элемент 18 задержки устанавливаетс в О. В конце воспроизведени в старшие разр ды счетчика 11 записываетс единица, а дешифратор 14 воздействует на блок 6 элементов И 7, формирующих сигнал ошибок во втором и предпоследнем кайалах . Дешифратор 14 воздействует на формирователь 32 управл ющих сигналов и через элементы ИЛИ 16 и 43 на коммутатор 1, в котором сохран етс коммутаци , соответствующа режиму воспроизведени , 1 з.п. ф-лы, 2ил.with in it in accordance with the signals of the adder 4 modulo two. In playback mode, error correction is performed on the first control and last information channels. At the end of the playback, the unit state of the trigger 46 is rewritten by the signal of the block 15 of differentiating elements into the trigger 13, the opening decoder 14. Thereafter, the trigger 46 is set to O via the delay element 18. At the end of the playback, the unit and the decoder 14 are written to the high bits of the counter 11. affects the block of 6 elements And 7, forming an error signal in the second and penultimate kayalah. The decoder 14 acts on the driver of the control signals 32 and through the elements OR 16 and 43 on the switch 1, in which the switch corresponding to the reproduction mode is stored, 1 H.p. f-ly, 2il.
Изобретение относитс к накоплению информации, а именно к устройствам дл многоканальной магнитной записи-воспроизведени информации.The invention relates to the accumulation of information, namely, devices for multi-channel magnetic recording-reproduction of information.
Цель изобретени - повышение пропускной способности за счет уменьшени задержки.The purpose of the invention is to increase throughput by reducing delay.
На фиг. 1 ..изображено устройство дл многоканальной Записи-воспроизведени информации; на фиг.2 - формирователь управл ющих сигналов.FIG. 1. Shows a device for multi-channel Record-Play Information; Fig. 2 shows a control signal driver.
Устройство содержит коммутатор 1, подключенный первым выходом к его первому входу и к первому входу блока 2 регистров 3 и соединенный вторым выходом с первым входом сумматора 4 по модулк) два, регистр 5 контрол , первьй блок 6 элементов И 7, блок 8 сумматоров по модулю два,блок 9 инверторов 10, счетчик 11, первый и второй триггеры 12 и 13, дешифратор 14, блок 15 дифференцирующих элементов , первый и второй элементы ИЛИ 16 и 17, элемент 18 задержки, второй и третий блоки 19 и 20 элементов И, магнитный накопитель 21, блок 22 пам ти, первую и вторую управл ющие шины 23 и 24 и синхронизирующую шину 25. Cj MaTop 4 по модул р два подсоединен другими входами к выходам блока 2 регистров 3 и соецинен выходом со вторым входом ком 1утатора 1 . Третий выход коммутатора 1 подключен к регистру 5 контрол , соединенного выходами с первым блоком 6 элементов И 7; выходы которого подключены ко вхрдам блока 8 сумматоров по модулю два и ко входамThe device contains a switch 1 connected by the first output to its first input and to the first input of block 2 of registers 3 and connected by a second output to the first input of adder 4 modulo two, register 5 control, first block 6 elements And 7, block 8 modulo adders two, block 9 of inverters 10, counter 11, first and second triggers 12 and 13, decoder 14, block 15 of differentiating elements, first and second elements OR 16 and 17, delay element 18, second and third blocks 19 and 20 elements And, magnetic drive 21, memory block 22, first and second control buses 2 3 and 24 and the synchronization bus 25. Cj MaTop 4 modulo p two is connected by other inputs to the outputs of block 2 of registers 3 and is connected with the output to the second input of the clocker 1. The third output of the switch 1 is connected to the control register 5, which is connected to the first block of 6 elements And 7 by the outputs; whose outputs are connected to the block of block 8 modulo-two adders and to the inputs
блока 9 инверторов 10. Выходы блока 9 инверторов 10 соединены со входами регистра 5 контрол . Счетчик 11 подключен выходом переполнени к первому входу первого триггера 12 и соединен выходами старших разр дов с информационными входами дешифратора 14, подсоединенного выходами к входам первого элемента ИЖ 16, к входу первого блока 6 элементов И 7 и к входам блока 15 дифференцирующих элементов . Выходы блока 15 дифференцирующих элементов соединены через второй элемент ИЛИ 17 с входом элемента 19 задержки и с первым входом второго триггера 13, подключенного выходом к управл ющему входу дешифратора 14. Перва управл юща шина 23 соединена с другим входом блока 15 дифференцирующих элементов и с другими входами первого блока 6 элементов И 7.Втора управл юща шина 24 подключена к третьему входу коммутатора 1. Выходы второго блока 19 элементов И подсоединены к входам магнитного накопител 21. Входы третьего блока 20 элементов И соединены с выходами блока 8 сумматоров по модулю два. При этом регистр 5 контрол выполнен в виде соединенных последовательно блоков 26-30 пам ти и элемента И 31.block 9 of the inverters 10. The outputs of the block 9 of the inverters 10 are connected to the inputs of the register 5 control. The counter 11 is connected by an overflow output to the first input of the first trigger 12 and is connected to the information inputs of the decoder 14 connected to the inputs of the first IZH element 16, to the input of the first block 6 of the I 7 elements and to the inputs of the block of 15 differentiating elements. The outputs of the block 15 of differentiating elements are connected via the second element OR 17 to the input of the delay element 19 and to the first input of the second trigger 13 connected to the control input of the decoder 14. The first control bus 23 is connected to another input of the block 15 of differentiating elements and to other inputs The first block 6 elements AND 7. The second control bus 24 is connected to the third input of the switch 1. The outputs of the second block 19 elements And connected to the inputs of the magnetic storage device 21. The inputs of the third block 20 elements And connected to the output One block of 8 modulo adders. In this case, the control register 5 is made in the form of blocks 26-30 of memory and element I 31 connected in series.
Устройство содержит также формирователь 32 управл ющих сигналов, подсоединенный первым, вторым, третьим и четвертым входами 33-36 соответственно к первой и второй управл ющим шинам 23 и 24, к выходу первого элемента ИЛИ 16 и к синхронизирующей шине 25, подключенной к первому входу первого триггера 12, соединенный другими входами 37 с выходами блока 9 инверторов 10 и подключенный первым выходом 38 к первому входу счет чика 11, четвертый, п тьш, шестой н седьмой блоки 39-42 элементов И, тре тий элемент ИЛИ 43, первый и второй блоки 44 и 45 элементов ИЛИ, третий триггер 46, регистр 47, сумматор 48, формирователь 49 сигнала установки, дополнительный элемент 50 задержки и дополнительньш сумматор 51 по модулю два. Счетчик 11 соединен вторьм входом с выходом первого триггера 12 Формирователь 32 управл ющих сигналов подсоединен вторым выходом 52 к второму блоку 19 элементов И, соединенному с выходом сумматора 4 по модулю два. Входы четвертого блока 39 элементов И подсоединены к выходам блока 22 пам ти, соединенным с другими входами блока 8 сумматоров по модулю два. Первый блок 44 элементов ИЛИ подключен первым выходом к четвертому входу коммутатора 1, соединен другими выходами с другими входа ми блока 2 регистров 3 и подсоединенный к выходам второго блока 19 элементов И. Выходы второго блока 45 элементов ИЛИ подключены ко входам блока 22 пам ти. Третий элемент ИЛИ 43 включен между выходом первого эле мента ИЛИ 16 и п тым входом коммутатора 1. Входы п того блока 40 элементов И подсоединены к выходам магнитного накопител 21. Третий триггер 46 подсоединен первым входом к регистру 5 контрол , соединен вторым входом с выходом элемента 18 задержки и подключен выходом к второму вхо ду второго триггера 13. Регистр 47 подсоединен входами к выходам третьего блока 20-элементов, И. Сумматор 48 соединен.входами с выходами младших разр дов счетчика 11 и подключен выходом к другому входу блока 22 пам ти . Дополнительный сумматор 51 по модулю два подсоединен входами к бло ку 2 регистров 3 и соединен выходом через дополнительньм элемент 50 задержки с сумматором 4 по модулю два. Блок 22 пам ти подсоединен к третьему и четвертому выходам 53 и 54 формировател 32 управл ющих сигналов, который подключен п тым выходом 55 к четвертому блоку 39 элементов И. Чет вертый блок 39 элементов И соединен 924 выходами со входами первого блока 44 элементов ИЛИ. Шестой выход-56 формировател 32 управл ющих сигналов подсоединен к входу седьмого блока 42 элементов И, к третьему блоку 20 элементов И и к входу шестого блока 41 элементов И, включенного между выходами регистра 47 и входами второго блока 45 элементов ИЛИ, который соединен другими входами е выходами п того блока 40 элементов И, подключенными к другим входам первого блока 44 элементов ИЛИ. Другой вход сумматора 48 подсоединен к выходу седьмого блока 42 элементов И, соединенного другим входом с выходом формировател 49 сигнала установки. При этом вход третьего элемента ИЛИ 43 подсоединен к первой управл ющей 23.Формирователь 32 управл ющих сигналов содержит первый элемент И 57, подсоединенный первым входом к синхронизирующей шине 25, четвертый и п тьй элементы ИЛИ 58 и 59, подключенные выходами к блоку 22 пам ти, первый инвертор 60, соединенный входом с первой управл ющей шиной 23, второй инвертор 61, шестой, седьмой, восьмой и дев тый элементы ИЛИ 62-65, второй, третий и четвертый элементы И 66, 67 и 68, формирователь 69 импульсов , дополнительный дешифратор 70, дополнительньш счетчик 71, второй дополнительный элемент 72 задержки , генератор 73 импульсов, третий инвертор 74 и элемент И-НЕ 75. Второй элемент И 66 подсоединен первым входом к второй управл ющей шине 24 и подключен выходом к второму блоку 19 элементов И. Третий элемент И 67 подсоединен первым входом к выходу первого элемента ИЛИ 12 и подключен выходом к четвертому блоку 39 элементов И. Дополнительный дешифратор 70 подключе первым выходом к первому входу счетчика 11. Второй инвертор 61 соединен выходом с третьим блоком 20 элементов И и с входами шестого и седьмого блоков 41 и 42 элементов И. Выход генератора 73 иипульсов подключен к первому входу четвертого элемента И 68, подсоединенного вторым входом к вьпсоду первого элемента ИЛИ 12 и соединенного выходом с первым входом шестого элемента ИЛИ 62. Шестой элемент ИЛИ 62 подсоединен вторым входом к синхронизирующей шине 25 и подключенThe device also contains a driver of control signals 32 connected by the first, second, third and fourth inputs 33-36 to the first and second control buses 23 and 24, respectively, to the output of the first element OR 16 and to the synchronization bus 25 connected to the first input of the first trigger 12, connected by other inputs 37 to the outputs of block 9 of inverters 10 and connected by the first output 38 to the first input of counter 11, fourth, fifth, sixth and seventh blocks 39-42 elements AND, third element OR 43, first and second blocks 44 and 45 elements OR, third trigger 46, register 47, adder 48, setup signal generator 49, additional delay element 50, and modulo two adder 51. Counter 11 is connected to the second input with the output of the first trigger 12 Shaper 32 control signals connected to the second output 52 of the second block 19 of the elements And, connected to the output of the adder 4 modulo two. The inputs of the fourth block of the 39 elements And are connected to the outputs of the memory block 22 connected to the other inputs of the block 8 modulo two adders. The first block 44 of the elements OR is connected by the first output to the fourth input of the switch 1, connected by other outputs to other inputs of the block 2 of registers 3 and connected to the outputs of the second block 19 of the elements I. The outputs of the second block 45 of the elements OR are connected to the inputs of the memory block 22. The third element OR 43 is connected between the output of the first element OR 16 and the fifth input of the switch 1. The inputs of the first block of 40 elements AND are connected to the outputs of the magnetic storage device 21. The third trigger 46 is connected by the first input to the register 5 of the control, connected by the second input to the output of the element 18 is delayed and connected by the output to the second input of the second trigger 13. Register 47 is connected by inputs to the outputs of the third block of 20 elements, I. The adder 48 is connected to the outputs of the lower bits of the counter 11 and connected to the output to another input of the memory block 22. An additional adder 51 modulo two is connected by inputs to block 2 of registers 3 and is connected to an output via an additional delay element 50 with adder 4 modulo two. The memory unit 22 is connected to the third and fourth outputs 53 and 54 of the driver 32 of the control signals, which is connected by the fifth output 55 to the fourth block 39 of the elements I. The fourth block 39 of the elements AND is connected 924 outputs to the inputs of the first block 44 of the elements OR. The sixth output 56 of the control signal generator 32 is connected to the input of the seventh block of the AND elements 42, to the third block of the AND elements 20 and to the input of the sixth block of the AND elements 41 connected between the outputs of the register 47 and the inputs of the second block of the 45 elements OR, which is connected by other inputs The outputs of the fifth block are 40 AND elements connected to other inputs of the first block 44 OR elements. The other input of the adder 48 is connected to the output of the seventh block 42 of the elements And, connected by another input to the output of the driver 49 of the installation signal. At the same time, the input of the third element OR 43 is connected to the first control 23. The control signal feedformer 32 contains the first element AND 57 connected by the first input to the synchronization bus 25, the fourth and five elements OR 58 and 59 connected by outputs to the memory block 22 , the first inverter 60 connected by the input to the first control bus 23, the second inverter 61, the sixth, seventh, eighth and ninth elements OR 62-65, the second, third and fourth elements AND 66, 67 and 68, the driver 69 pulses, additional decoder 70, additional counter 71, w This is an additional delay element 72, a pulse generator 73, a third inverter 74, and an IS-NE 75 element. The second element AND 66 is connected by the first input to the second control bus 24 and connected by output to the second block 19 of the elements I. The third element And 67 is connected by the first input to the output of the first element OR 12 and connected to the output of the fourth block 39 of the elements I. An additional decoder 70 is connected by the first output to the first input of the counter 11. The second inverter 61 is connected to the third block of the 20 elements And with the inputs of the sixth and seventh blocks 41 and 42 of ementov I. iipulsov generator output 73 is connected to the first input of the fourth AND gate 68 connected to the second input of first OR vpsodu 12 and the output connected to the first input of the sixth OR gate 62. The sixth OR gate 62 is connected to the second input of the synchronization bus 25 and is connected
выходом ко входу второго дополнительного элемента 72 задержки и к первому входу седьмого элемента ИЛИ 63, Седьмой элемент ИЛИ 63 подсоединен вторым входом к выходу первого инвер тора 60, соединен другими входами с выходами блока 9 инверторов 10 и подключен выходом к первому входу дополнительного счетчика 71. Дополнительный счетчик 71 подключен .выходами к входам дополнительного дешифратора 70, подключенного первым выходом ко входу третьего инвертора 74 и к первому входу четвертого элемента ИЛИ 58 и соединенного вторым выходом с первым входом восьмого элемента ИЛИ 64. Восьмой элемент ИЛИ 64 подключен выходом к входу второго инвертора 61 и к второму входу четвертого элемента ИЛИ 58 и подсоединен вторым входом к третьему выходу дополнительного дешифратора 70, соединенному с первым входом пжгого элемента ИЛИ 59. Второй вход п того элемента ИЛИ 59 соединен с выходом элемента И-НЕ 75, подсоединенного первым входом к первой управл ющей шине 23, подключенной к второму входу первого элемента И 57. Выход первого элемента И 57 соединен через формирователь 69 импульсов с входами дев того элемента ИЛИ 65, подсоединенного другим входом к выходу второго дополнительного элемента 72 задержки и подключенного выходом к второму входу дополнительного счетчика 71. Выход третьего инвертора 74 соединен с вторыми входами элемента И-НЕ 75 и второго и третьего элементов И 66 и 67.the output to the input of the second additional delay element 72 and to the first input of the seventh element OR 63, the Seventh element OR 63 is connected by a second input to the output of the first inverter 60, connected by other inputs to the outputs of block 9 of inverters 10 and connected to the output to the first input of an additional counter 71. Additional counter 71 is connected. The outputs to the inputs of the additional decoder 70, connected by the first output to the input of the third inverter 74 and to the first input of the fourth element OR 58 and connected by the second output to the first input of the eighth element OR 64. The eighth element OR 64 is connected by the output to the input of the second inverter 61 and to the second input of the fourth element OR 58 and is connected by a second input to the third output of the additional decoder 70 connected to the first input of the pzhg element OR 59. The second input of the fifth element OR 59 is connected to the output of the element IS-NE 75 connected by the first input to the first control bus 23 connected to the second input of the first element AND 57. The output of the first element And 57 is connected via pulse generator 69 to the inputs of the ninth element LEE 65, the other input connected to the output of the second additional element delay 72 and the output connected to the second input of the additional counter 71. The output of the third inverter 74 is connected to the second element AND-inputs 75 and second and third AND gates 66 and 67.
Многоканальна запись-воспроизведепие информадии посредством предложенного устройства происходит следующим образом.Multichannel recording-reproducing information by means of the proposed device is as follows.
В режиме записи информаци из блока 22 пам ти построчно поступает через второй блок 19 элементов И на магнитный накопитель 21. При этом дл каждой строки информации в сумматоре 4 по модулю два формируетс контрольный разр д, который через второй блок 19 элементов И также поступает в магнитный накопитель 21. Кроме того, по второй управл ющей шине 24 на коммутатор 1 и на формирователь 32 управл ющих сигналов поступает высокий потенциал, а по синхронизирующей шине 25 на формирователь 32 управл ющих сигналов и на первыйIn the recording mode, information from memory block 22 enters line by line through the second block 19 of the elements AND to the magnetic drive 21. In this case, for each line of information in the adder 4 modulo two, a check bit is formed, which through the second block 19 of the And elements also enters the magnetic drive 21. In addition, a high potential is supplied to the switch 1 and to the driver 32 of the control signals via the second control bus 24, and the driver 32 to the first control bus 32
триггер. 12 подаютс синхронизирующие .импульсы, имеющие частоту записи строк информации в магнитный накопитель 21. При этом первый триггер 12 разрешает подсчет входных импульсов счетчиком 11, а импульсы отрицательной пол рности с синхронизирующей шины 25, проход в формирователе 32 управл ющих сигналов через шестой и седьмой элементы ИЛИ 62 и 63, разрешают на врем действи каждого из них работу дополнительного счетчика 71. С выхода шестого элемента ИЛИ 62 импульсы проход т после задержки во втором дополнительном элементе 72 задержки через дев тый элемент ИЛИ 65 на дополнительный счетчик 71. По переднему фронту каждого из этих импулсов дополнительньй счетчик 71 устанавливаетс в состо ние, при котором дополнительньш дешифратор.70 формирует разрешающий иьшульс, проход щий через четвертый элемент ИЛИ 58 на блок 22 пам ти, а через третий инвертор 74 и второй элемента И 66 на второй блок 19 элементов И. На элемент И-НЕ 75 с первой управл ющей шины 23 поступает нулевой потенциал, что обеспечивает поступление высокого потенциала с четвертого элемента ИЛИ 59 на блок 22 пам ти, соответствующего операции считывани .trigger. 12 are supplied. The synchronizing pulses having a frequency of writing information lines to the magnetic drive 21. In this case, the first trigger 12 permits counting of the input pulses by the counter 11, and negative polarity pulses from the synchronizing bus 25, the passage in the driver 32 of the control signals through the sixth and seventh elements OR 62 and 63, for the duration of each of them, the operation of an additional counter 71 is allowed. From the output of the sixth element OR 62, the pulses pass after the delay in the second additional delay element 72 through the ninth element nt OR 65 to the additional counter 71. On the leading edge of each of these impulses, the additional counter 71 is set to a state in which the additional decoder 70 generates a resolution pulse passing through the fourth element OR 58 to the memory block 22, and through the third inverter 74 and the second element AND 66 to the second block 19 elements I. The zero potential from the first control bus 23 enters the AND-NE element 75, which ensures a high potential from the fourth element OR 59 to the memory block 22 corresponding to the operation readout.
Счетчик 11 подсчитывает число строк информации, записываемой в магнитньш накопитель 21. Код с выходов младших разр дов счетчика 11 поступает через сумматор 48 на блок 22 пам ти. При этом информаци номера адреса подаетс на блок 22 пам ти, который производит считывание информации , подлежащей записи в магнитном накопителе 21, на которьш она поступает через второй блок 19 элементов И. Эта информаци поступает также через первый блок 44 элементов ИЛИ на блок 2 регистров 3, где производитс ее последовательный сдвиг параллельно по всем каналам. При этом блок 2 регистров 3 воздействует на сумматор 4 по модулю два непосредственно и через дополнительный сумматор 51 ПС модулю два и дополнительньй элемент 50 задержки.The counter 11 counts the number of lines of information recorded in the magnetic drive 21. The code from the low-order outputs of the counter 11 is fed through the adder 48 to the memory block 22. At the same time, the address number information is fed to the memory unit 22, which reads the information to be written in the magnetic storage device 21, to which it is fed through the second unit 19 of the elements I. This information also goes through the first unit 44 of the elements OR to the unit 2 of the registers 3 where it is sequentially shifted in parallel across all channels. In this case, the block 2 of registers 3 acts on the adder 4 modulo two directly and through the additional adder 51 PS to the module two and the additional delay element 50.
В режиме воспроизведени информаци с магнитного накопител 21 поступает через п тый блок 40 элементов И и второй блок 45 элементов ИЛИ на блок 22 пам ти. При этом на первый блок 6 элементов И 7, на п тый блок 40 элементов И и на формирователь 32 управл ющих сигналов с первой управл ющей шины 23 поступает высокий потенциал, который проходит также через третий элемент ИЛИ 43 на коммутатор 1, а по синхронизирующей шине 25 подаютс синхронизирующие импульсы, вырабатываемые синхронно со строками информации, воспроизвоДИМОЙ в магнитном накопителе 21.Последнее обеспечивает установку первого триггера 12 в единичное состо ние разрешающее подсчет входных импульсов счетчиком 11 , Высокий потенциал первой управл ющей шины 23 через первый инвертор 60 и седьмой элемент ИЛИ 63 в формирователе 32 управл ющих сигналов открывает дополнительный счетчик 71 дл импульсов, постулающих на него через шестой элемент ИЛИ 62, второй дополнительный элемент 72 задержки и дев тый элемент ИЛИ 65. Кроме того, эти импульсы поступают на формирователь 69 импульсов , формирующий тройки импульсов сдвинутых один относительно другого и относительно входного импульса.Дополнительный счетчик 71 работает в режиме непрерывного счёта пачек по четыре импульса, поступающих с дев того элемента ИЛИ 65. По первому импульсу пачки дополнительный дешифратор 70 формирует управл ющий импульс поступающий на счетчик 11. Выходные импульсы дополнительного дешифратора 70 подаютс на блок 22 пам ти через третий инвертор 74, элемент И-НЕ 75 и п тый элемент ИЛИ 59, а также через четвертый элемент ИЛИ 58. Информаци с магнитного накопител 21 поступает на блок 22 пам ти, на который с выходов младших разр дов счетчика 11 через сумматор 48 подаетс код адреса. В результате этого в-блок 22 производитс построчна запись информации.In the playback mode, information from the magnetic storage device 21 is supplied through the fifth block 40 of the AND elements and the second block 45 of the OR elements to the memory block 22. At the same time, the first block 6 of the elements AND 7, the fifth block 40 of the elements AND, and the driver 32 of the control signals from the first control bus 23 receive a high potential, which also passes through the third element OR 43 to the switch 1, and on the synchronization bus 25, the synchronizing pulses generated synchronously with the lines of information reproduced in the magnetic storage device 21 are supplied. The latter ensures that the first trigger 12 is set to one state allowing the input pulses to be counted by a counter 11, High potential of the first The control bus 23 through the first inverter 60 and the seventh element OR 63 in the control signal generator 32 opens an additional counter 71 for the pulses sent to it through the sixth element OR 62, the second additional delay element 72 and the ninth element OR 65. In addition These pulses are fed to the pulse shaper 69, which forms triples of pulses shifted relative to each other and relative to the input pulse. The additional counter 71 operates in a continuous counting mode of packs of four pulses coming from the second element OR 65. On the first burst of the bundles, the additional decoder 70 forms a control pulse arriving at the counter 11. The output pulses of the additional decoder 70 are fed to the memory block 22 through the third inverter 74, the AND-NE element 75 and the fifth element OR 59, as well as through the fourth element OR 58. Information from the magnetic storage device 21 is fed to the memory unit 22, to which an address code is fed through the outputs of the lower bits of the counter 11 through the adder 48. As a result, in-block 22, line-by-record information is recorded.
Информаци с магнитного накопител 21 через п тый блок 40 элементов И, первый блок 44 элементов ИЛИ и коммутатор 1 поступает на блок 2 регистров 3, в котором продвигаетс синхронно со входными импульсами счетчика 11. При отклонении от четности суммы разр дов, поступающих в каждой строке на сумматор 4 по модулю два, происходит формирование сигнала признака ошибки, подаваемогоInformation from the magnetic storage unit 21 through the fifth block 40 AND elements, the first block 44 OR elements and the switch 1 enters the register registers block 2, which advances synchronously with the input pulses of the counter 11. When the amount of bits in each row deviates from parity on the adder 4 modulo two, the formation of the signal error sign supplied
на регистр 5 контрол . Кажда ошибка информации магнитного накопител 21 представл етс в регистре 5 контрол двум признаками, которые формируютс в нем в соответствии с сигналами сумматора 4 по модулю два. В режиме воспроизведени производитс коррекци ошибок в первом контрольном и последнем информационном ка- налах, если эти ошибки представлены в регистре 5 контрол двум признаками .on register 5 control. Each information error of the magnetic storage device 21 is represented in the control register 5 by two signs which are generated therein in accordance with the signals of the adder 4 modulo two. In the playback mode, errors are corrected in the first control and last information channels, if these errors are presented in register 5 of the control with two signs.
При окончании воспроизведени единичное состо ние третьеготриггера 46 по сигналу блока 15 дифференцирующих элементов переписываетс во второй триггер 13, который открьшает дешифратор 14. После этого третий триггер 46 через элемент 18 задержки устанавливаетс в нулевое состо ние . В конце воспроизведени в старшие разр ды счетчика записываетс единица, а дешифратор 14 воздействует на первый блок 6 элементов И 7, формирующий сигнал о наличии ощибок во втором и предпоследнем каналах . Кроме того, дешифратор 14 воздействует на формирователь 32 управл ющих сигналов непосредственно, а через первый элемент ИЛИ 16 и второй элемент ИЛИ 43 - на коммутатор f, в котором сохран етс коммутаци , соответствующа режиму воспроизведени . Далее аналогично воспроизведению производитс коррекци информации в остальных каналах.At the end of the reproduction, the unit state of the third controller 46, according to the signal of the block 15 of differentiating elements, is copied to the second trigger 13, which opens the decoder 14. Thereafter, the third trigger 46 is set to the zero state through the delay element 18. At the end of the playback, the unit is recorded in the higher bits of the counter, and the decoder 14 acts on the first block 6 of the elements 7 and 7, which generates a signal that there are errors in the second and penultimate channels. In addition, the decoder 14 acts on the control signal generator 32 directly, and through the first element OR 16 and the second element OR 43 - on the switch f, in which the switch corresponding to the playback mode is saved. Further, in the same way as reproduction, information is corrected in the remaining channels.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU853888526A SU1273992A1 (en) | 1985-04-24 | 1985-04-24 | Device for multichannel recording-reproducing of information |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU853888526A SU1273992A1 (en) | 1985-04-24 | 1985-04-24 | Device for multichannel recording-reproducing of information |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU1273992A1 true SU1273992A1 (en) | 1986-11-30 |
Family
ID=21174678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU853888526A SU1273992A1 (en) | 1985-04-24 | 1985-04-24 | Device for multichannel recording-reproducing of information |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU1273992A1 (en) |
-
1985
- 1985-04-24 SU SU853888526A patent/SU1273992A1/en active
Non-Patent Citations (1)
| Title |
|---|
| Авторское свидетельство СССР № 1001166, кл. G 11 В 5/02, 1981. Авторское свидетельство СССР № 1190410, кл. С 11 В 20/10, 1984. * |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH10302462A (en) | Semiconductor memory device | |
| KR880001340B1 (en) | Data reproducing apparatus | |
| SU1273992A1 (en) | Device for multichannel recording-reproducing of information | |
| JPS6146916B2 (en) | ||
| SU1631586A1 (en) | Device for service data playback from a magnetic medium | |
| KR0138329B1 (en) | Interface method and apparatus in digital signal process system | |
| SU1190410A1 (en) | Method of recording-reproducing multichannel information | |
| SU1748183A1 (en) | Method of digital data magnetic recording and device thereof | |
| SU1471216A1 (en) | Multitrack magnetic digital recording playback device | |
| SU1569888A1 (en) | Device for record and reproduction of binary information on magnetic tape | |
| SU866578A1 (en) | Magnetic store testing device | |
| RU1777176C (en) | Device for recording-reproduction of multichannel digital information on magnetic carrier | |
| SU1117652A1 (en) | Device for searching information in magnetic disk store | |
| SU1712964A1 (en) | Device for writing and reading voice signals | |
| SU1474592A1 (en) | Device for processing signals of multi-channel programmer-timer | |
| SU1361632A1 (en) | Buffer memory | |
| SU1080202A1 (en) | Device for magnetic recording of digital information | |
| SU1210134A1 (en) | Device for magnetic recording-reproducing of digital information | |
| SU849250A1 (en) | Device for checking and correcting information | |
| SU871201A2 (en) | Device for medium skew compensation | |
| SU1243106A1 (en) | Controlled generator of pulse sequences | |
| SU1647655A1 (en) | Self-testing working memory | |
| SU1094050A1 (en) | Device for reproducing magnetic record | |
| SU1180984A1 (en) | Storage with error correction | |
| SU1163358A1 (en) | Buffer storage |