SU1273917A1 - Устройство дл суммировани @ -разр дных чисел - Google Patents

Abstract

Изобретение относитс  к области автоматики и вычислительной техники и может быть использовано при построении суммирующих устройств и двоично-дес тичных преобразователей. Целью изобретени   вл етс  расширение функциональных возможностей, заключающихс  в обеспечении преобразовани  двоично-дес тичного кода в двоичный . Поставленна  цель достигаетс  за счет включени  в многовходовое последовательно суммирующее устройство группы преобразуювщх блоков ПЗУ и группы сдвиговых регистров, выходы которых подключены к входам суммирующего устройства. 4 ил. (Л

Description

ND

СО

со

Изобретение относитс  к вычислительной технике и может быть использовано при построении сумматора дл  сложени  нескольких числе, а также при построении двоично-дес тичных преобразователей.

Цель изобретени  - расширение функциональных возможностей, заключающихс  в обеспечении преобразовани двоично-дес тичного кода в двоичный.

На фиг. 1 приведена структурна  схема предложенного устройства, на фиг. 2 - содержимое пам ти посто нного запоминающего блока, на фиг. 3 содержимое пам ти ассоциативного запоминающего блока дл  примера суммировани  п ти п-разр дных двоичных слагаемых, на фиг. 4 - содержимое пам ти посто нного запоминающего блока дл  третьей тетрады (разр д сотен преобразуемого двоично-дес тичного числа.

Устройство содержит посто нный запоминающий блок 1, ассоциативный запоминающий блок 2, группу элементон И 3, элемент И 4, группы элементов И 5, 6, группы 7, 8 элементов задержки, группу входных регистров 9 и группу посто нных; запоминающих блоков 10, первый и второй входы 11 и 12 синхронизации., первый 13 и второй 14 тактовые входы, информационный вход 15 устройства, информационный вьтход 16..

Работа устройства осуществл етс  следующим образом.

По информационным входам 15 устройройства в зависимости от того, какую операцию необходимо выполнить, происходит запись в регистры 9 группы по управл ющим тактовым входам 13 и 14 устройства.

В случае операции преобразовани  чисел из двоично-дес тичной системы счислени  в двоичный код происходит запись во входные регистры с выходов группы посто нных запоминающих блоков по тактовому сигналу, подаваемому по входу 13, а в случае операции сумм11ровани  нескольких двоичных чисел происходит непосредственна  запи суммируемых слагаемых в соответствующие регистры 9 группы по тактовому сигналу, подаваемому к входу 14 устройства.

Рассмотрим работу устройства в случае выполнени  им операции суммировани  нескольких чисел.

По импульсу, поданному на тактовый вход 14, происходит непосредственна  запись суммируемых слагаемых с информационных входных входов 15 в соответствующие регистры 9. При подаче тактового импульса на второй вход 11 синхронизации устройства на первые входы элементов И 3 группы подаютс  одноименные разр ды суммируемых слагаемых, которые в течение тактового импульса определ ют адрес слова, считываемого из первого посто нного запоминающего блока 1. Считанное слово из первого запоминающего блока 1 само  вл етс  частью признака , подаваемого на признаковые входы ассоциативного запоминающего блока 2, причем все разр ды, кроме мпадщего, задерживаютс  на один такт Остальной частью признака  вл ютс  все, кроме старшего, разр ды считываемые из ассоциативного запоминающего блока 2, которые задерживаютс  на один такт. Сформированный признак дополнительно синхронизируетс  на элементах И 4-6 путем подачи сигнала по входу 12 синхронизации устройства , передний фронт которого начинаетс  позже, а задний раньше тактового импульса, подаваемого по входу 11 синхронизации устройства. Эта мера вызвана неидеальностью элементов 7 и 8 задержки.

В том же такте, в котором был подан разр дный срез слагаемых на выводе 16 ассоциативного запоминающего блока 2, по вл етс  одноименный вы ,ходной разр д.

Таким образом, на выходе получаетс  результат суммировани  в последовательном коде, причем количество тактов, за которое вычисл етс  сумма , равно

ги) п + log,N,

где i(ч) количество затрачиваемых

тактов; п - разр дность суммируемых

слагаемых, N - количество одновременно

суммируемых слагаемых,представленных в двоичной системе счислени .

Рассмотрим работу устройства дл  случа  суммировани  п ти операндов (см. фиг. 2 и 3).

Слагаемые: 1. 000, 2. 011, 3.111, 4. 101, 5. 011.

Обрабатываемые срезы (одноименные разр ды всех слагаемых) на первых входах элементов И 3 второй группы будут иметь следующий вид:

1. 01111, 2. 01101, 3. 00110.

В тече.ние первого тактового импульса , поданного на вход 11 синхрониз ции устройства, на вход встроенного дешифратора адреса .посто нного запоминающего блока 1 (ПЗБ 1), через соответствующие элементы И 3 групы подаютс  младшие разр ды суммируемых слагаемых, т.е. адрес имеет вид 01111. По указанному адресу из посто нного Запоминающего блока 1 считываетс  в том же такте слово 011 первый разр д которого О (сумма по модулю два обрабатываемого среза) без задержки подаетс  на первый вход элемента И 4, а остальные разр ды 11 через элементы 7 задержки группы подаютс  на входы элементов И 5 группы. Так как в первом такте из ассоциативного запоминающего блока 2 (АЗБ 2) ничего не считывалось, то к приходу первого импульса по входу 12 синхронизации устройства, на входах элементов И 4-6 сформируетс  ассоциативный признак О 00 00, который с приходом импульса по входу 12 подаютс  через выходы соответствующих элементов И 4-6 на признаковые входы блока 2. Следовательно, в первом такте из блока 2 считываетс  слово 000, первый разр д которого О  вл етс  младщим разр дом искомой суммы.

В течение второго импульса, поданного на тактовый вход 11 синхронизации устройства, на вход встроенного дешифратора адреса блока 1 через соответствующие элементы И 3 подаетс  второй разр дный срез слагаемых 01101. По указанному адресу из блока 1 считываетс  слово 101, первый разр д которого 1 без за .держки подаетс  на вход элемента И 4 а остальные разр ды 10 через элементы 7 задержки группы - на первые входы элементов И 5 третьей группы. К приходу второго импульса по первому входу 12 синхронизации устройства на первых входах элементов И 4-6 сформируетс  ассоциативный признак 111 00, который с приходом импульса по входу 12 подаетс  через выходы соответствующих элементов И 4-6 на признаковые входы блока 2, из которого считываетс  слово 101, первый разр д которого 1  вл етс  вторым разр дом искомой суммы.

в течение третьего импульса, поданного на вход 11 синхронизации устройства , на вход встроенного дешифратора адреса блока 1 через соответствующие элементы И 3 группы подаетс  третий разр дный срез слагаемых 00110. По указанному адресу из блока 1 считываетс  слово 001, первый разр д которого О без задержки подаетс  на вход элемента И 4, а остальные разр ды 01 через элементы 7 задержки группы - на входы элементов И 5 группы. К приходу третьего импульса по входу 12 синхронизации устройства на входах элементов И 45 сформируетс  ассоциативный признак О 01 01, который с приходом импульса по входу 12 подаетс  через выходы соответствующих элементов И 4-6 на признаковые входы ассоциативного запоминающего блока 2, из которого считываетс  слово 100, первый разр д которого О  вл етс  Третьим разр дом искомой суммы.

В течение четвертого импульса, поданного на вход 11 синхронизации, на входе встроенного дешифратора ад-реса блока 1 сформируетс  адрес 0000 так как имеющиес  разр дные срезы уже обработаны. По указанному адресу из блока 1 считываетс  слово 000, и на признаковые входы блока 2 с приходом четвертого импульса по входу 12 синхронизации поступает ассоциативный признак О 01 01, соответственно из ассоциативного запоминающего блока 2 считьшаетс  слово 100, первый разр д которого О есть четвертый разр д искомой суммы.

В течение п того (последнего) импульса , поданного на вход 11 синхронизации устройства, на входе встроенного дешифратора адреса блока 1 сформируетс  адрес 00000. По указанному адресу из блока 1 считываетс  слово 000, и на признаковые входы блока 2 с приходом п того импульса по входу 12 синхронизации поступает ассоциативный признак О 00 01, соответственно из 2 считьшаетс  слово 001, первый разр д которого 1 есть п -. тьй (последний) разр д искомой суммы.

Таким образом 000,2 + 111 + 101 + + Ollj, -f 011, 10010. 5 Рассмотрим работу устройства в случае выполнени  им операции преобразовани  двоично-дес тичных чисел в двоичный код. По информационным входам 15 устства исходное преобразуемое двоичнодес тцчное число поступает на соответствующие адресные входы-группы посто нных запоминающих блоков, с вы ходов которых по тактовому импульсу поданному на 13 вход устройства, про исходит запись считанной информации в блок регистров. Считанна  информаци  представл ет собой двоичные слагаемые , соответствующие дес тичным тетрадам исходного преобразующего числа. Таким образом, дальнейша  ра бота устройства аналогичнасуммированию нескольких чисел, описанному вьпце. Пример . Пусть необходимо преобразовать следующее двоично-дес тичное число 0010 1001),j,Q в двоичный код. Кажда  тетрада преобразуемого числа  в л етс  адресом дл  соответствующего посто нного запоминающего блока. По указанному адресу из соответствующе посто нного запоминающего блока счи тываетс  следующа  информаци , пред ставленна  в двоичном коде: перва  тетрада 1001, 1001 считываема  информаци  в двоичном коде., втора  тетрада 0010, 10100 считы ваема  информаци  в двоичном коде, треть  тетрада 0011, 100101100 считываема  информаци  в двоичном коде, четверта  тетрада 0001,111110100 считываема  информаци  в двоичном . коде. Далее производим суммирование по лученных слагаемых согласно описанному вьше алгоритму и на выходе 16 устройства в последовательном коде получим двоичное число, которое соответствует операции преобразовани  . двоично-дес тичного числа в двоичны Количество тактов, необходимых д преобразовани  п-разр дного двоично дес тичного числа в двоичный код, равно m log,n. 17 Ф о рмула изобретени  Устройство дл  суммировани  п-разр дных чисел, содержащее посто нный запоминающий блок, ассоциативный запоминающий блок, первую, вторую и третью группы элементов И, первую и вторую группы элементов задержки и элемент И, первый вход которого соединен с выходом младшего разр да посто нного запоминающего блока, адресные входы которого соединены с вьп:о дами соответствующих элементов И первой группы, первые входы которых соединены с первым входом синхронизации устройства, второй вход синхронизации которого соединен с вторым входом элемента И и первыми входами элементов И.второй и третьей групп, выходы которых соответственно соединены с входами опроса первой и второй групп ассоциативного запоминающего блока, вькод младшего разр да которого  вл етс  выходом устройства, а группа выходов старших разр дов через соответствующие элементы задержки первой группы соединена с вторыми входами элементов И третьей группы выходы всех разр дов посто нного запоминающего устройства, кроме младшего , через соответствующие элементы задержки второй группы соединены с вторыми входами соответствующих элементов И второй группы, выход элемента И соединен с входом опроса третьей группы ассоциативного запоминающего блока, отличающеес  тем, что, с целью расширени  функциональных возможностей, заключающихс  в обеспечении преобразовани  двоичнодес тичного кода в двоичный, в него введены группа посто нных запоминаюш х блоков и группа входных регистров , первые информационные входы которых соединены с выходами соответствующих посто нных запоминающих блоков группы, входы которых соединены с входами соответствующих суммируемых чисел устройства и с вторыми информационными входами соответствующих входных регистров группы, выходы которых соединены с вторыми входами соответствующих элементов И первой группы, первые и вторые управл ющие входы записи и входы синхронизации всех входных регистров соединены соответственно с первым и вторым входами управлени  записью устройства и первым входом синхронизации устрой- ртва.

Фиг. 2

.З

.Ц

Claims (1)

1. Формула Устройство рядных чисел, запоминающий блок поминающий блок, третью группы элементов И, вторую группы элементов задержки и элемент И, первый вход которого соединен с выходом младшего разряда постоянного запоминающего блока, адресные входы которого соединены с выходами соответствующих элементов И пер вой группы, первые входы которых соединены с первым входом синхронизации устройства, второй вход синхронизации которого соединен с вторым входом элемента И и первыми входами элементов И.второй и третьей групп, выходы которых соответственно соединены с входами опроса первой и второй групп ассоциативного запоминающего блока, выход младшего разряда которого является выходом устройства, а группа выходов старших разрядов через соответствующие элементы задержки первой группы соединена с вторыми входами элементов И третьей группы выходы всех разрядов постоянного запоминающего устройства, кроме младшего, через соответствующие элементы задержки второй вторыми входами ментов И второй та И соединен с группы ассоциативного запоминающего блока, отличающееся тем, что, с целью расширения функциональных возможностей, заключающихся в обеспечении преобразования двоичнодесятичного кода в двоичный, в него введены группа постоянных запоминающих блоков и группа входных регистров, первые информационные входы которых соединены с выходами соответ6 изобретения для суммирования п-разсодержащее постоянный , ассоциативный запервую, вторую и первую и группы соединены с соответствующих элегруппы, выход элеменвходом опроса третьей

   Далее производим суммирование по- 45 лученных слагаемых согласно описанному выше алгоритму и на выходе 16 устройства в последовательном коде получим двоичное число, которое соответствует операции преобразования 50 двоично-десятичного числа в двоичный код. Количество тактов, необходимых для преобразования η-разрядного двоичнодесятичного числа в двоичный код, 55 равно ствующих постоянных запоминающих блоков группы, входы которых соединены с входами соответствующих суммируемых чисел устройства и с вторыми информационными входами соответствующих входных регистров группы, выходы которых соединены с вторыми входами соответствующих элементов И первой группы, первые и вторые управляющие входы записи и входы синхронизации всех входных регистров соединены соответственно с первым и вторым входами управления записью устройства и m = log₂(9 40^r' + log^n.

   первым входом синхронизации устройства.