SU1269146A1 - Device for calculating systems of logic functions - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано дл  управлени  технологическим оборудованием, алгоритм функционировани  которого описы ваетс  логическими функци ми, а также дл  моделировани  цифровых устройств с целью их проверки и диагносМ ..Л./1 тики. Цель изобретени  - повьшение быстродействи . Устройство содержит блок 1 ввода-вывода, регистр 2 новьк значений входных сигналов, регистр 3 новых значений выходньгх сигналов , регистр 4 старых значений входных сигналов, регистр 5 старых значений выходных сигналов, два бло ка.6,7 сумматоров по модулю два, два элемента ИЛИ 8,9, регистр 10 измененньк состо ний входных сигналов, ;регистр 11 измененных состо ний выходных сигналов, два блока 12,13 пам ти,, блок 14 хранени  номеров вычисл емых функций, блок 15 вычисi лени  логических функций, блок 16 синхронизации. Цель изобретени  (Л достигаетс  за счет соединени , выходов регистра старых значений выходных сигналов с .третьей группой информационных входов блока вычислени  логических функций. 7 ил. IC О) , Хча х 4 У: t,.S..S.The invention relates to computing technology and can be used to control technological equipment, the algorithm of operation of which is described by logic functions, as well as to simulate digital devices for the purpose of checking and diagnosing them. L./1 ticks. The purpose of the invention is to increase the speed. The device contains block 1 I / O, register 2 new values of input signals, register 3 new values of output signals, register 4 old values of input signals, register 5 old values of output signals, two blocks. 6.7 modulo two, two elements OR 8.9, register 10 of the changed states of the input signals,; register 11 of the modified states of the output signals, two memory blocks 12.13, block 14 for storing the numbers of computed functions, block 15 for calculating logical functions, block 16 for synchronization. The purpose of the invention (L is achieved by connecting the outputs of the register of old values of the output signals with the third group of information inputs of the logic functions calculating unit. 7 ill. IC O), H4x4Y: t, .S..S.

Description

Изобретение относитс  к вычислительной технике и автоматике и может быть использовано дл  управлени  технологическим оборудованием, алгоритм функционрфовани  которого описываетс  логическими функци ми, а также дл  моделировани  цифровых устройств с.целью их проверки и диаг ностики. Цель изобретени  - повышение быст родействи . На фиг.1 представлена структурна  схема устройства дл  вычислени  систем логических функций; на фиг.2 и 3 - структурна  схема блока вычислени  логических функций ,на фиг.4 формат инструкций; на фиг,5 - структурна  схема блока хранени  номеров .вычисл емых функций} на фиг,6 - вариант реализации блока синхронизации; на фиг.7 - алгоритм работы устройства дл  вычислени  систем логи .ческих функций. Устройство (фиг.1) содержит блок 1 ввода-вывода, регистр 2 новьпс значений входных сигналов, регистр 3 новых значений выходных сигналов, регистр 4 старых значений входных сигналов, регистр 5 старых значений вьпсодных сигналов, первый 6 и зторой 7 блоки сумматоров по модулю два первый 8 и второй 9 элементы КОИ, регистр 10 измененных состо ний вход ных сигналов, регистр 11 измененных состо ний выходных сигналов, первьш 12 и второй 13 блоки пам ти, блок 14 хранени  номеров вычисл емых функ ций, блок 15 вычислени  логических функций, блок 16 синхронизации. Блок 15 вычислени  логических фун ций (фиг,2 и 3) содержит элемент 17 задержки, первый 18, и второй ISj триггеры, первьш элемент И 19, узел 20 сравнени , счетчик 21 инструкций, дешифратор 22 номеров инструкций, регистр 23 числа инструкций, группу из fi регистров 24 инструкций, первую группу элементов И 25 в составе и подгрупп, первую группу элементов ИЖ 26 в составе трех подгрупп, регистр 27 операций, первьй 28 и второй 29 дешифраторы признаков, вторую группу из элементов И 30, регистры 31-33 соответственно входных, выходных и промежуточных переменных, дешифраторы первого 34 и второго 35 адресов, третью 36 и четвертую 37 группы элементов И, вторую 38 и тре462 тью 39 группы из трех элементов ИЛИ, п тую 40 и шестую 41 группы элементов И, первый 42 и третий 42 элементы ИЛИ, первый второй 43 элементы НЕ восьмую группу элементов И 44, четвертую группу из четырех элементов ИЛИ 45, второй элемент И 46. Блок 14 хранени  номеров вычисл емых функций (фиг.5) представл ет собой двухступенчатый регистр, кажда  ступень которого включает столько триггеров, сколько ЛФ хранитс  в пам ти устройства, и содержит первую группу из УТ1 триггеров 47, первую группу из try-l элементов И 48, вторую группу из т элементов И 49, вторую группу из VT триггеров 50, группу из m элементов 51 задержки, элемент ИЛИ 52, элемент 53 задержки. Блок 16 синхронизации (фиг.6) содержит генератор 54 импульсов, триггер 55, первый и второй элементы И 56, элемент 57 задержки, генератор 58 тактовых импульсов, первый и второй элементы НЕ 59,, группу из дес ти элементов И 60, Устройство работает следующим образом . Алгоритм работы устройства основан на выполнении последовательности операций, обеспечивающей вычисление только тех логических функций из СЛФ, в которые вход т переменные, изменившие свои значени . Системы логических функций, решаемые устройством, могут иметь вид У (Ьк) ), i 1jJ}; Ур (t.-i) Р 1.m, j 1,m, где f врем  начала выполнени  очередного к-го шага решени  уравнений; х входные переменные; у - выходные переменные. Дл  определени  решаемых на текущем шаге работы устройства логических функций необходимо фиксировать старые и новые состо ни  входных и выходных переменных, дл  чего ввод тс  векторы W,. и W.. . Wc w-, j 1,n+m}; JXj , j 1, j n-bl, n-fm i 1 ,n+m}; IJnj П+1, n+m; 3 Значени  элементов векторов W(. и Ыц хран тс  в разр дах регистров 4,5 и 2,3 соответственно. Векторы W и состо т каждый из двух компонент: (,, Ytl. „ Хн, Уц Изменение значений входных переменных Хц, поступивших в начале текущего шага, по отношению к входным переменным Х, сохранившимс  с предьщущего шага, а также изменение значений выходных переменных Y, сформированных в конце предшествующего шага и переданных на текущий шаг, по отношению к выходным переменным Y,, , хран щимс  с предшествую щего шага (с момента передачи Y(.: YH на предшествующем шаге), определ ет отличные от нул  значени  элементов компонент XHIM и ., вектора , j 1 ,n+m}. Переменные , изменившие свои значени  по отношению к предшествующим значени  фиксируютс  единицами в разр дах регистров 10 и 11 и определ ютс  по следующему правилу Выполнение операции суммировани  по модулю два осуществл етс  в устройстве с использованием блоков 6 и 7 сумматоров по модулю два. Дл  определени  номеров функций СЛФ, ре шаемых на текущем шаге, формируетс  матрица вхождени  М-размерности п X n+m. Элемент матрицы равен 1, если в ЛФ дл  вычислени  у входит переменна  Xj ; j l7n или переменна  у- ; j п+1, n+m. В пр тивном случае 0, -Составленна  таким образом матрица вхождений М хранитс  в блоке 12 пам ти. Решаемые на текущем шаге логические урав нени  определ ютс  отличными от нул  элементами вектора решаемых урав нений , j 1,mi.. Вектор Wp определ етс  в результате выполнени  операции Wp М х WH котора  в предлагаемом устройстве реализована.применением пам ти ассоциативного типа, когда в блоке 12 зафиксированы ассоциативные признаки соответствующие элементам матрицы вхождений М, и подача на вход блока 12 сигналов с выхода регистров измененньпс состо ний входных 10 и выходных 11 сигналов позвол ет на выходе блока 12 получить значени  элементов вектора Wp, которые фиксируютс  64 в блоке 14 хранени  номеров вычис- л емых функций, В соответствии с определенными по приведенному правилу элементами вектора Wp осуществл етс  последовательное вычисление ЛФ по определению значений у. ,если W О, При этом адрес вычисл емой ЛФ однозначно определ етс  номером разр да блока 14, дл  которого V О, В соответствии с таким адресом вычисл ема  функци  из блока 13 пам ти передаетс  в блок 15 вычислени  логических функций. После того, как вычисл ютс  ЛФ, дл  которых,Wj О, текущий шаг работы устройства завершаетс  окончанием формировани  нового слова выходной информации Y,, , и устройство переходит на прием очередного нового слова входной информации Х,, Последовательность обработки информации по шагам с момента пуска устройства при УН 7 О и наличии вычисл емых функций (случаи 1) WH 0,2(Wц О, вычисл емые функции отсутствуют - , не представл ют интереса, так как .уст- ройство вновь обращаетс  за входной информацией и подтверждает выходные сигналы до тех пор, пока не по в ютс  изменени  входной информации) ожно представить таким образом: 0-й шаг: Х° X у -п 1и5М- - 1-й шаг 1) X : х;, , Y;bix : Y,% 2) х;, : ,®о, Y;, : Y°©Y,°; при , Х,: Х,Х;„ , у уо t н 4) при вычисл ем СЛФ и формируем Yj, ; 2-й шаг 1) , Y,, : 2)XJ, : Х;®Х,Х,ФХ,, , YlliM : Y;©Y , 3)при S,1, , , Y -гУ АС/ 4)при вычисл ем СЛФ и формируем YH; 3-й шаг 1) , , Y , 2) х;;; , Yi : Y YI:,©Y;; 3) при Sj 1 Xt: .XS: Xjl , Y«: Yll; 4) при вычисл ем СЛФ и формируем Y™ и т.д. Дл  3-го шага ХЦ., X меют следующий смысл: Х,, - входное лово, полученное в начале текущего,The invention relates to computing and automation and can be used to control technological equipment, whose functional algorithm is described by logic functions, as well as to simulate digital devices with the aim of verifying and diagnosing them. The purpose of the invention is to increase the speed of interaction. Figure 1 shows a block diagram of a device for calculating logical function systems; Figures 2 and 3 are a block diagram of a logic function calculation block; in Fig. 4, an instruction format; Fig. 5 is a block diagram of a storage unit of numbers. Calculated functions} in Fig. 6 is an embodiment of a synchronization unit; Fig. 7 shows the algorithm of operation of the device for calculating systems of log functions. The device (Fig. 1) contains an I / O block 1, a register 2 of new values of input signals, a register of 3 new output signals, a register of 4 old values of input signals, a register of 5 old values of high signals, the first 6 and second 7 blocks of modulo adders two first 8 and second 9 KOI elements, a register of 10 modified states of input signals, a register of 11 modified states of output signals, the first 12 and second 13 memory blocks, a block 14 for storing numbers of calculated functions, a block 15 for calculating logical functions, block 16 synchronization. The logic function calculation unit 15 (FIGS. 2 and 3) contains delay element 17, first 18 and second ISj triggers, first AND 19, comparison node 20, instruction counter 21, decoder 22 instruction numbers, instruction register 23, the group From the fi registers 24 instructions, the first group of elements And 25 in the composition and subgroups, the first group of elements IL 26, consisting of three subgroups, the register of 27 operations, the first 28 and second 29 decoders of signs, the second group of elements And 30, registers 31-33 respectively input, output and intermediate variables, decoders the first 34 and second 35 addresses, the third 36 and fourth 37 groups of elements AND, the second 38 and third 39 groups of three elements OR, the fifth 40 and sixth 41 groups of elements AND, the first 42 and third 42 elements OR, the first second 43 elements NOT the eighth group of elements AND 44, the fourth group of four elements OR 45, the second element AND 46. The block 14 for storing the numbers of computed functions (Fig. 5) is a two-stage register, each stage of which includes as many triggers as the LF these devices, and contains the first group of UT1 trigger Ditch 47, first group of try-l elements AND 48, second group of m elements AND 49, second group of VT flip-flops 50, group of m delay elements 51, OR element 52, delay element 53. The synchronization unit 16 (FIG. 6) contains a pulse generator 54, a trigger 55, the first and second elements And 56, a delay element 57, a generator of 58 clocks, the first and second elements NOT 59, a group of ten elements And 60, the device is working in the following way . The algorithm of operation of the device is based on the execution of a sequence of operations that ensures the calculation of only those logical functions from the SLF, which include variables that have changed their values. Systems of logic functions solved by a device can be of the form У (Ьк)), i 1jJ}; Ur (t.-i) P 1.m, j 1, m, where f is the time when the next k-th step of solving equations is performed; x input variables; y - output variables. To determine the logical functions solved at the current operation step of the device, it is necessary to fix the old and new states of the input and output variables, for which the vectors W, are entered. and W ... Wc w-, j 1, n + m}; JXj, j 1, j n-bl, n-fm i 1, n + m}; IJnj P + 1, n + m; 3 The values of the elements of the vectors W (. And Hz are stored in the bits of the registers 4.5 and 2.3, respectively. The vectors W and consist each of two components: (,, Ytl. Hn, Yc Change the values of the input variables Hz received at the beginning of the current step, in relation to the input variables X, preserved from the previous step, as well as the change in the values of output variables Y, formed at the end of the previous step and transferred to the current step, in relation to the output variables Y ,, stored from the preceding step (since the transfer of Y (.: YH at the previous step ), defines the non-zero values of the elements of the XHIM components and., vectors, j 1, n + m}. Variables that change their values with respect to the previous values are fixed by units in the bits of registers 10 and 11 and are determined by the following rule modulo-two summation operations are performed in the device using modulo-2 adders 6 and 7. To determine the numbers of the functions of the SLFs solved at the current step, an M-dimensionality matrix of n X m + is formed. The element of the matrix is equal to 1 if the variable Xj is included in the LF for calculating y; j l7n or variable y-; j p + 1, n + m. In the opposite case, 0, -the matrix of occurrences of M so composed is stored in memory block 12. The logical equations solved at the current step are determined by the non-zero elements of the vector of solved equations, j 1, mi .. The vector Wp is determined as a result of the operation Wp Mx WH which is implemented in the proposed device using an associative memory type when block 12 is fixed associative features corresponding to the elements of the matrix of occurrences of M, and supplying the input of block 12 signals from the output of the registers changes states of the input 10 and output 11 signals allows the output of block 12 to obtain the values of the elements the vectors Wp, which are fixed 64 in the block 14 of the storage of the numbers of the calculated functions, In accordance with the elements of the vector Wp determined by the given rule, the Lf is calculated by determining the y values. , if W O, In this case, the address of the calculated LF is uniquely determined by the bit number of the block 14, for which V O, In accordance with this address, the calculated function from the memory block 13 is transferred to the logical functions calculation block 15. After LF is calculated, for which, Wj О, the current operation of the device is completed by terminating the formation of a new word of the output information Y ,, and the device proceeds to receive the next new word of the input information X ,, The information processing sequence step by step devices with CN 7 O and the presence of computed functions (cases 1) WH 0,2 (W c O, there are no computed functions, they are of no interest, as the device again applies for input information and confirms the output signals to those pore until The changes in the input information can be presented in the following way: 0th step: X ° Xy - 1m and 5M - 1th step 1) X: x ;, Y; bix: Y,% 2) x ;, :, ®о, Y ;,: Y ° © Y, °; with, X,: X, X; „, yo t n 4) when calculating the SLF and form Yj,; 2nd step 1), Y ,,: 2) XJ,: X; ®X, X, FH ,,, YlliM: Y; © Y, 3) with S, 1,,, Y —r AC / 4) when calculating SLF and form YH; 3rd step 1),, Y, 2) x ;;; , Yi: Y YI:, © Y ;; 3) with Sj 1, Xt: .XS: Xjl, Y «: Yll; 4) when calculating the SLF and form Y ™, etc. For the 3rd step HTs., X have the following meaning: X ,, is the input catch obtained at the beginning of the current one,

(третьего) шага из внешней среды (, ); ,- отражает изменение полуенного значени  по отношению к значению Х, сохранившемус  с предыущего шага; - отражает измене- j ие сформированного в конце предьщуего шага значени  по отношению значению Y, сохранившемус  с преыдущего шага, Y - выходное слово, сформированное в конце текущего шага, 10 которое в начале следующего шага вьщаетс  во внешнюю среду как реакци  на входное воздействие, поступившее в начале текущего шага.(third) step from the external environment (,); , - reflects the change in the total value in relation to the value of X, which has been preserved from the previous step; - reflects the change of the value formed at the end of the previous step with respect to the value of Y, which has been preserved from the previous step, Y is the output word formed at the end of the current step, 10 which at the beginning of the next step enters the external environment as a response to the input action at the beginning of the current step.

По сигналу Пуск запускаетс  блок 15 16 синхронизации и начинает вырабатывать управл ющие сигналы 1,о пульсом IQ устанавливаютс  в исходное состо ние все блоки устройства - сбрасываютс  в нулевое состо ние 20 триггер 18j, признака 84, триггеры первой.и второй ступени блока 14 хранени  номеров вычисл емых функций, регистры входных и выходных сигналов в блоке 1 ввода-вьшода, регистр 2 но-25 вых значений входных сигналов, регистр 3 новых значений выходных сигналов , регистр 4 старых значений входных сигналов, регистр 5 старых значений выходных сигналов, первый 30 6 и второй 7 блоки сумматоров по модулю два, регистры измененных состо ний входных 10 и выходных 11 сигналов, устанавливаетс  в единичное состо ние триггер ISj признака 35 Sj. В начале каждого нового шага в регистре 3 новых значений выходных сигналов записаны значени  выходных Сигналов, соответствующие окончанию предшествующего шага, дО а в регистре 4 старых значений входных сигналов и в регистре 5 старых значений выходных сигналов началу предшествзгющего шага.The Start signal starts the synchronization block 15-16 and starts generating control signals 1, about the IQ pulse, all the blocks of the device are reset - reset to the zero state 20 trigger 18j, sign 84, triggers first.and second stage of the storage block 14 computed functions, input and output signal registers in input-output block 1, register 2 but-25 output values of signals, register 3 new values of output signals, register 4 old values of input signals, register 5 old values of output signals First and second June 30 7 units modulo two adders, registers the changed states of input 10 and output 11 signals set in the single state trigger 35 ISj feature Sj. At the beginning of each new step, the values of the output signals corresponding to the end of the previous step are recorded in register 3 of the output signals, and in register 4 of the old values of the input signals and in register 5 of the old values of the output signals at the beginning of the previous step.

Если первый элемент ИЛИ 8 не зафиксирует изменений входных и (или) выходньк сигналов, т.е. Sj 0, и если на выходе второго элемента ИЛИ 9 , то блок 16 синхрониза .ции вьщает управл ющие сигналы 1, 50 Ij, и Ij. По сигналу 1 производитс  прием очередного нового слова входной информации в блок 1 вводавывода . Сигналом Ig осуществл етс  передача входной информации из (Зло- 55 ка 1 ввода-вьтода в регистр 2 новых значений входных сигналов и выходной информации из регистра 3 новыхIf the first element OR 8 does not fix changes in input and (or) output signals, i.e. Sj 0, and if the output of the second element OR 9, then the synchronization unit 16 produces control signals 1, 50 Ij, and Ij. Signal 1 receives the next new word of input information in input-output block 1. The signal Ig transmits the input information from (Evil 55 input-output 1 into the register 2 new values of the input signals and output information from the register 3 new

значений выходных сигналов в блокvalues of output signals in the block

1ввода-вывода. По сигналу I,, производитс  поразр дное сложение по модулю два содержимого регистров1 I / O. Signal I ,, produces a bitwise modulo addition of the two registers

2и 4 в первом 6 сумматоре, по модулю два и содержимого регистров 3 и 5 во втором 7 сумматоре по модулю два,2 and 4 in the first 6 adder, modulo two and the contents of registers 3 and 5 in the second 7 modulo adder two,

а также выдача из блока 1 ввода-вывода выходных сигналов, которые подтверждают предыдущие сигналы.as well as the output from block 1 I / o output signals, which confirm the previous signals.

Если в результате вновь произве ,денного.сравнени  вьшвл етс  измене .ние входных сигналов, на выходе первого элемента ИЛИ 8 По вл етс  сигнал . В этом случае блок 16 синхронизации вырабатывает сигнал 1ц, по которому производитс  передача признака из регистров 10 и 11 дл  обращени  к первому блоку 12 пам ти, а из него на вход блока 14 хранени  номеров вычисл емых функций вьщаютс  номера функций, в которые вход т переменные, изменившие Свои значени  По сигналу 1 осуществл ютс  передач содержимого регистров 2 и 3 в регистры 4 и 5 соответственно и установка ..If, as a result of a new comparison, a change is made in the input signals, the signal at the output of the first element OR 8 appears. In this case, the synchronization unit 16 generates a signal 1c, through which the characteristic is transmitted from registers 10 and 11 for accessing the first memory unit 12, and from it to the input of the storage unit 14 of the numbers of the calculated functions the numbers of the functions that include variables are entered , which changed their values. According to signal 1, the registers 2 and 3 are transferred to registers 4 and 5, respectively, and set.

Claims (1)

С первого вьпсода блока 14 информаци  о наличии вычисл емых функций поступает на входы второго элемента ИЛИ 9. При наличии вычисл емых функций на выходе второго элемента ИЛИ 9 по вл етс  сигнал . Тогда очередной сигнал блока 16 синхронизации (сигнал Ij) подаетс  на управл ющий вход блока 14. По этому сигналу с третьего выхода блока 14 вьщаетс  сигнал выборки функции из второго блока 13 пам ти, а через второй выход блока 14 вьщаетс  разрешение на прием результата вычислени  функции в тот разр д регистра 3, номер которого соответствует номеру вычис .л емой функции. По сигналу Ij сбрасываетс  в О счетчик 21 инструкций в блоке 15 и передаетс  содержимое регистров 2 и 5 устройства соответственно в регистры 31 и 32 в блоке 15 (фиг.З). Далее по сигналу 1. устанавливаетс  в О триггер 18 признака 8j. Сигнал Ij производит прибавление единицыв младший разр д счетчика 21 инструкций в блоке 15. По-сигналу i производитс  опрос узла 20 сравнени  в блоке 15, передача инструкции, номер которой соответствует числу в счетчике 21 и котора  выбираетс  дешифратором 22 7 номеров инструкций в блоке 15, на входы регистра 27 операций, дешифра торов первого 34 и ьторого 35 адресов в блоке 15 вычислени  логичес ких функций (фиг,2 и 3). Дешифратор 22 нймеров инструкций выбирает также разр д в регистре 33 промежуточных переменных, номер которого соот ветствует номеру выбранной инструкции , дл  приема промежуточного результата . При отсутствии сигнала с выхода узла 20 сравнени .вырабатываетс  далее блоком 16 синхронизации сигнал Ig, по которому заноситс  результат выполненной инструкции в подготовленный дл  приема разр д регистра 33 промежуточных переменных . В случае по влени  сигнала с выхода узла 20 сравнени  устанавливаютс  в единичное состо ние тригге ры 18 и 182 признаков S, и S и из блока 16 синхронизации выдаетс  сиг нал 1(,,по которому заноситс  резуль тат выполненной инструкции в подготовленный дл  приема разр д регистра 3 новых значений выходных сигналов устройства, а через соответству щие элементы задержки производитс  сброс триггера IS,; признака S и триггеров 47 второй ступени в блоке 14. Таким образом, до вьщачи сигнала с узла 20 сравнени  производитс  поочередное выполнение всех инструк ций вычисл емой ЛФ. При выполнении последней инструкции выдаетс  сигна Сравнение с выхода узла 20 сравнени  и результат попадает в регист 3 новых значений выходных сигналов. Затем процесс вычислени  СЛФ повтор етс  дл  очередной функции до тех пор, пока не будут вычислены все выбранные функции. Тогда признак и ранее установленный признак перевод т блок 16 синхронизации на выработку сигналов дл  приема очередного входного и выдачу полученного выходного слов. Останов устройства происходит при отключении питани . Формула изобретени Устройство дл  вычислени  систем логических функций, содержащее блок ввода-вывода, регистр новых значени входных сигналов, регистр новых зна чений выходных сигналов, регистр ст 146. 8 рык значений выходных сигналов, регистр старых значений входных сигналов , два блока сумматоров по модулю два, два элемента ИЛИ, регистр измененных состо ний входных сигналов, регистр измененных состо ний выход-. ных Сигналов, два блока пам ти, блок хранени  номеров вычисл емых функций, блок вычислени  логических функций и блок синхронизации, причем информационные входы и выходы устройства соединены с первыми группами соответственно входов и выходов блока вводда-вывода , втора  группа выходов которого подключена к информационным входам регистра новых значений входных сигналов, выходы которого соединены с первыми группами информационных входов блока вычислени  логических функций и первого блока сумматоров по модулю два, а также с информационными входами регистра старых значений входных сигналов, выходы которого подключены к второй группе информационных входов первого блока сумматоров по модулю два, выходы которого подключены к первой группе входов первого элемента ИЛИ и информационным входам регистра измененных состо ний входных сигналов, выходы которого соединены с первой группой адресных входов первого блока пам ти, выходы которого соединены с информационными входами блока хранени  номеров вычисл емых функций,, перва  группа выходов которого подключена к входам второго элемента ИЛИ, а втора  группа выходов соединена с входами синхронизации приема регистра новых значений выходных сигналов, выходы которого соединены с второй группой входов блока вводавывода , первой группой информационных входов второго блока сумматоров по модулю два и информационными входами регистра старых значений выход- . ных сигналов, выходы которого соединены с второй группой информационных входов второго блока сумматоров по модулю два,, выходы которого соединены с второй группой выходов первого элемента ИЛИ и информационными входами регистра измененных состо ний выходных сигналов, выходы которого соединены с второй группой адресных входов первого блока пам ти, треть  группа выходов блока хранени  номеров вычисл емых функций соединенаFrom the first block of block 14, information about the presence of calculated functions is fed to the inputs of the second element OR 9. If there are calculated functions, the signal appears at the output of the second element OR 9. Then the next signal of the synchronization unit 16 (signal Ij) is fed to the control input of the unit 14. According to this signal, the function output signal from the second memory block 13 is received from the third output of the block 14, and the second output of the block 14 gives the permission to receive the result of the function calculation in this category of register 3, the number of which corresponds to the number of the function being computed. The signal Ij is reset to O by the instruction counter 21 in block 15 and the contents of the device registers 2 and 5 are transferred to registers 31 and 32 in block 15 (Fig. 3), respectively. Further, according to signal 1. The trigger 18 of feature 8j is set to O. The signal Ij adds one to the least significant bit of instruction counter 21 in block 15. According to signal i, a comparison node 20 is polled in block 15, the instruction is transmitted, the number of which corresponds to the number in counter 21 and selected by the decoder 22 7 instruction numbers in block 15, to the inputs of the register 27 of operations, the decoders of the first 34 and the second 35 addresses in block 15 of the calculation of logical functions (Figs. 2 and 3). The 22 instruction instruction decoder also selects a bit in the register 33 of intermediate variables, the number of which corresponds to the number of the selected instruction, for receiving the intermediate result. In the absence of a signal from the output of the comparison node 20, the synchronization signal 16 is generated further by the synchronization unit 16, according to which the result of the executed instruction is entered into the register 33 of intermediate variables prepared for reception. In case of occurrence of a signal from the output of the comparison node 20, the triggers 18 and 182 of signs S are set to one, and S is sent from synchronization block 16 (according to which the result of the executed instruction is entered into the prepared for reception register 3, the output values of the device, and through the corresponding delay elements the reset of the IS trigger, the sign S and the second stage 47 trigger in block 14 is reset. Thus, before the signal from the comparison node 20, all the instruments are executed in turn The computed LF. When the last instruction is executed, a Comparison signal is output from the output of the comparison node 20 and the result is entered into the register 3 output values of the output signals. Then the calculation of the SLF is repeated for the next function until all the selected functions are calculated. The feature and the previously installed feature translate the synchronization unit 16 to generate signals for receiving the next input and outputting the received output words. The device stops when the power is turned off. Claims An apparatus for computing systems of logic functions comprising an input / output unit, a register of new input signals, a register of new output signals, a register of Art. 146. 8 outputs of values of output signals, a register of old values of input signals, two modulo adders , two elements OR, register of changed states of input signals, register of changed states of output-. Signals, two blocks of memory, a block of numbers of calculated functions, a block of logic functions and a synchronization block, the information inputs and outputs of the device are connected to the first groups of inputs and outputs of the input-output block, the second group of outputs of which are connected to information inputs register of new values of input signals, the outputs of which are connected to the first groups of information inputs of the logic functions calculation unit and the first modulo-two block as well as with the information old inputs of the input signals, the outputs of which are connected to the second group of information inputs of the first block of modulo two adders, the outputs of which are connected to the first group of inputs of the first OR element and information inputs of the register of modified states of the input signals, whose outputs are connected to the first group of address signals the inputs of the first memory block, the outputs of which are connected to the information inputs of the storage block of the numbers of the calculated functions, the first group of outputs of which is connected to the input a second OR gate, and a second group of outputs coupled to inputs of the synchronization register receiving new values of the output signals, whose outputs are connected to inputs vvodavyvoda second group, the first group of information inputs of the second unit block adders modulo two data inputs of the register and the old The output values. signals, the outputs of which are connected to the second group of information inputs of the second block of modulo-two adders, whose outputs are connected to the second group of outputs of the first OR element and information inputs of the register of changed states of the output signals, whose outputs are connected to the second group of address inputs of the first memory block ti, the third group of outputs of the block of storage of numbers of calculated functions is connected с адресными входами второго блока пам ти , выходы которого соединены с второй группой информационных вхо- дов блока вьиислени  логических функций , информационный выход которого соединен с инфopмaциoнньnv и входами регистра новых значений выходных сигналов , выходы первого элемента ИЛИ, второго элемента ИЛИ и первый, второй и третий управл ющие выходы блока вычислени  логических функций соединены соответственно с первого по п тый входами блока синхронизации, шестой вход которого соединен с вхо-дом запуска устройства, первый: выход блока синхронизации соединен с входами сброса блока ввода-вывода, регистра новых значений выходных сигналов , регистра новых значений входных сигналов, регистра старых значеНИИ входных сигналов, регистра старых значений выходных сигналов, регистра измененных состо ний входных сигналов , регистра измененных состо ний выходных сигналов, первого и второго блоков сумматоров по модулю два., блока хранени  номеров вычисл емых функций и блока вычислени  логических функций, второй выход блока синхронизации соединен с входом синхронизации приема блока ввода-вьшода, .третий выход блока синхронизации соединен с входом синхронизации приемаwith the address inputs of the second memory block, the outputs of which are connected to the second group of information inputs of the logic functions definition, the information output of which is connected to the informational inputs of new values of the output signals, the outputs of the first OR element, the second OR element, and the first, second and The third control outputs of the logic functions calculator are connected respectively to the first by the fifth inputs of the synchronization block, the sixth input of which is connected to the device start input, the first: output block The synchronization is connected to the reset inputs of the I / O unit, the register of new output signals, the register of new values of input signals, the register of old values of the input signals, the register of old values of output signals, the register of changed states of input signals, the register of changed states of output signals and the second block of adders modulo two., the block for storing the numbers of the calculated functions and the block for calculating the logical functions, the second output of the synchronization block is connected to the clock input EMA-vshoda input unit, A third output of the synchronization unit connected to the input reception timing регистра новых значений входных сигналов и входами синхронизации выдачи блока ввода-вывода и регистра новых значений вьосодных сигналов, четвертый выход блока синхронизации соединен с входами синхронизации первого и второго блоков сумматоров по модулю два, п тьй выход блока синхронизации соединен с входами синхронизации регистра старых значений входных сигналов , регистра старых значений выходных сигналов., регистра измененных состо ний входных сигналов и регистра измененных состо ний выходных сигналов , шестой выход блока синхронизации соединен с первыми входами синхронизации блока хранени  номеров вычисл емых функций и блока вычислени  логических функций,с второго по шестой входы синхронизации которого соединены соответственно с седьмого по одиннадцатьш выходами блока синхронизации , одиннадцатьй выход которого соединен также с вторым входом синхронизации блока хранени  номеров вычисл емых функций, отличаю0; е е с   тем, что, с целью повышени  быстродействи , выходы регистра старых значений выходных сигналов соединены с третьей группой информационных входов блока вычислени  логических функций.register of new values of input signals and inputs of synchronization of output of an I / O unit and register of new values of video signals, the fourth output of the synchronization block is connected to the synchronization inputs of the first and second blocks of modulo two adders, the fifth output of the synchronization block is connected to the synchronization inputs of the old input register signals, the register of old values of output signals., the register of changed states of input signals and the register of changed states of output signals, the sixth output of the sync block connected to the first synchronization inputs of the storage unit of the calculated functions and the logical functions calculator, the second to the sixth synchronization inputs of which are connected respectively to the seventh to eleven outputs of the synchronization unit, the eleven output of which is also connected to the second synchronization input of the storage rooms of the calculated functions , I differ 0; This is due to the fact that, in order to increase speed, the outputs of the register of old values of output signals are connected to the third group of information inputs of the logic functions calculating unit. .3,%.3,% ro|/i2|3|4l5|gHf{-.-NlfI..qro | / i2 | 3 | 4l5 | gHf {-.- NlfI..q ТT кР ОКДША1 НДША2 |РKR OKDSHA1 NDSHA2 | R тt тt ALAL fpueA ff ffiftefpueA ff ffifte ToJ/Jl ToJ / Jl / / ff  ff IsMiS iQ IsMiS iQ Фиг. 6FIG. 6 БB Устанодка исходного состни  схем устройстбаSet up the initial state of the device 1one 1one и/|Яг Дг- й )8х РгУбь«-- Р1Ун 1and / | Yag Dg-y) 8x Frans "- R1On 1 згzg l jl cgX/ jVcgy iy y - zyl jl cgX / jVcgy iy y - zy Пуск ) 1Start) 1 |I4 05рашение к 6Ш;Рг f-c-h n h УС | I4 05decretion to 6Ш; Wg f-c-h n h CSS 1 О1 o I г просУзСр i Передача HjS бВЛФ Разрешен прием 1I g proUSSr i Transmission HjS bwlf Accepted 1 Г R Обращение к. 6П2 Разрешен прием f YnOJ} .o Р1Х- РгХн;РгУ- РгУс Appeal to. 6P2 Allowed reception f YnOJ} .o Р1Х- РгХн; РгУ- РгУс . . . . I  I Уб 1г ZHZr 1g ZH 1/7 П1/7 P zrzr а РгПЛШ-- Вью(бВЛФ |/й;1 РгУнСи-Вь/х6ВЛФand FrGL - Vyu (bVLF | / d; 1 RgUnSi-Vb / x6VLF 0-нет изменени  входа u(u/ u et txoda сигна/га0-no change in input u (u / u et txoda signal / ha 1-есть изменени . 0-нет вычи.слена  ЛФ;1 is change. 0-no calculated LF; I-есть 0(„числет  ЛФ. i-получено значение бшода Немала.I-is 0 („the numbers of LF. I-the value of the value of the Novel is obtained. 5 не вычислена;  5 not calculated; Мь ЛФ вычислена.It is calculated. Q-получена пронежуточнаапеременна И Q-derived by alternating AND Фиг. 7FIG. 7