Claims (2)
О5 Изобретение относитс к вычислительной технике и предназначено дл использовани в быстродействующих цифровых устройствах дл выполнени немодульиых операций над числами, представленцыми в непозиционных системах счислени . Цель изобретени - расширение функциональных возможностей устройства за счет получени ранга, дра и полиадического кода числа. На фиг. 1 представлена структурна схема устройства; на фиг. 2 - структурна схема блока суммировани вычетов по модулю системы счислени . Устройство содержит информационные входы 1.1, 1.2,...,1.к (к - число оснований модул рной системы счислени ), входные регистры 2.1, 2.2,..., O5 The invention relates to computing and is intended for use in high-speed digital devices for performing non-modular operations on numbers represented in non-positional number systems. The purpose of the invention is to expand the functionality of the device by obtaining the rank, core, and polyadic number code. FIG. 1 shows a block diagram of the device; in fig. 2 shows a block diagram of a summation unit of residues modulo a number system. The device contains information inputs 1.1, 1.2, ..., 1.k (k is the number of bases of the modular number system), input registers 2.1, 2.2, ...,
2.К, блоки 3.1, 3.2,..., Зк-1 суммировани вычетов соответственно но модул м mz, тз,...т/г, сумматоры 4.1, 4.2,...,4 к-2 по модул м 1Пз, rn.i,...,mi, соответственно , корректор 5 дра числа, анализаторы 6.1, 6.2,...,6.к-2 индексов знаковых чисел, корректор 7 ранга числа, регистры 8.1, 8.2, 8.3 соответственно первой, второй и третьей цифр полиадического кода числа, счетчики 9.1,...,9 (к-1) соответственно по модул м m-i, 17)5,...,т/г, регистр И) поправки, выходы 11.1, 11.2,..., 1 .к полиадического кода , выход 12 поправки, выход 13 ранга числа выход 14 дра числа, первый 15.1 и второй 15.2 элементы задержки. Блок 3.i суммировани вычетов по модулю т, содержит функциональные преобразователи 16.1,16.2,...,16.г ( -|- ), регистры 17, сумматоры 18 по модулю ш,, элементы 19 задержкии блок 20 формировани числа переполнений. Устройство работает следующим образом. Модул рный код {ai, «2,..., otfc) исходного числа AG {0,1,...,М-1} , где ,„, (i 1,2,...,к); т/- основани системы; М к И1гп5, через входы устройства 1.1, 1.2,..., 1.К принимаетс во входные регистры 2.1, 2.2,...,2.к, после чего начинаетс операци формировани интегральных характеристик модул рного кода числа А. Остаток а, совпадающий е первой цифрой полиадического кода числа, подаетс с выхода регистра 2.1 в элемент 15.1 задержки, представл ющий собой цепочку из Г log2K последовательно соединенных регистров, и через Т тактов по вл етс на выходе элемента 15.1 задержки. На (Г-(-1) такте он заноситс в регистр 8.1. Остатки ai, 0.2..., « с выходов регистров 2.1, 2.2,...,2.к подаютс па соответствующие входы блоков 3.2,,,. З./с-1 суммировани вычетов по модул м т, шз,..., т. соответственно, выполненных по конЕ1ейерной схеме. С помощью функциональных преобразователей 16.1, 16.2,...,16.г (г , 1 2, 3,..., к), представл ющих собой ПЗУ емкостью , слов (j 1,2,...,г) разр дностью 1+Ь, бит, формируютс пары вычетов W,-(, a.2i)- q,(a2,-i)+q,{a2j)|rrii. 4г q(a2,-i)4- qt(a2/), 111, q,-(aO - a/M7 m, ; t 1, 2,..., i; M Суммирование вычетов q;(ai), q,(a2),..., q,(a,) продолжаетс в сумматорах 18 с переполнением. Промежуточные результаты на каждом такте занос тс в регистры 17. Полученна по истечении Iog2i -го такта величина 11Г 2q,(a,) f поступает на вход элемента 19 задержки, состо щего из цепочки из Г- Iog2i) регистров, и на Т-м такте по вл етс на первом выходе блока 3.1. Одновре.менно на выходе блока 20 формировани числа переполнений, вл ющемс вторым выходом блока 3.1, формируетс число fi,- переполнений, фощедших в ходе проведенного суммировани . Величина fjs, представл юща собой вторую цифру полиадического кода числа Л, с первого выхода 3.1 передаетс в регистр 8.2, а величин а Д-1 и т|; с второго выхода блока 3.1-1 и первого блока 3.1 поступают соответственно на первый и второй входы сумматора 4.1-2 3, 4,...,к), на первом выходе которого формируетс оценка а; lpi-i+ i /bii, на втором выходе - признак S со, б;, где Ш;- 1 при наличии переполнени при суммировании; oj, О при отсутствии переполнени ; б, - признак, формируемый на третьем выходе суматоров 4.2,...,4 к-3; б, 1 в случае, если сумма равна вычету in,- 1, б, О в остальных случа х. Величина аз совпадает с третьей цифрой полиадического кода числа А и поэтому подаетс в регистр 8.3 непосредственно. Оценки , (1 4, 5,..., к) подаютс на информационные входы счетчиков 9.1 соответственно. Признаки S, и 6, с выходов сумматора 4л-2 подаютс на соответствующие входы анализаторов 6.1-3,...,6. {i 4,5,...,к). Признак 5з подаетс также через элемент 15.2 задержки на счетный вход счетчика 9.1. На выходе анаизатора 6.i-2 формируетс поправка i-ro пор дка в,- SiV 6iS,i V...V6,--6,b...,64S3, котора поступает на счетный вход счетчика 9.i+l (i 4,5,6,...,к-1). Поправка в с выхода анализатора 6.к- передаетс в регистр 10 поправки, а также подаетс на первые входы корректоров 5 и 7 дра и ранга числа, на вторые входы которых поступают соответственно величины T)fe и k- В результате коррекции в счетчиках 9; получают i-ые цифры полиадического кода а,- |a,-|-€)i-i Im/. В корректоре 5 определ етс дро числа т| ),, в корректоре 7 - ранг р pA-f ©А числа А. Полученные интегральные характеристики исходного модул рного кода ai, а,..., а, , р-и Т снимаютс с выходов 11.1, 11.2,..., 1,, 12, 13 и 14 соответственно. Благодар конвейерной структуре предлагаемого устройства формирование интегральных характеристик каждого последующего числа может быть начато после одного такта выполнени операций по формированию интегральных характеристик предыдущего числа. Формула изобретени Устройство дл формировани интегральных характеристик модул рного кода, содержащее к входных регистров (к - число модулей системы), входы которых вл ютс входами устройства, (к.-2) блоков суммировани вычетов по модул м mz, rn3,...,, соответственно, анализатор индексов знаковых чисел и регистр поправки, выход которого вл етс выходом поправки устройства, отличающеес тем, что, с целью расширени функциональных возможностей за счет получени ранга, дра и полиадического кода числа, в него введены первый и второй элементы задержки, дополнительный блок суммировани вычетов по модулю т, (к-2) сумматоров по модул м шз,..-, nifc соответственно, корректор дра, (к-4) дополнительных анализаторов индексов знаковых чисел, корректор ранга, регистры трех младших цифр полиадического кода и (к-3) счетчиков по модул м т4, ГП5,..., т/г, выходы которых вл ютс выходами полиадического кода устройства , выход корректора дра вл етс выходом дра устройства, а-выход корректора ранга числа - выходом ранга устройства , выход первого входного регистра через первый элемент задержки соединен с входом регистра первой младшей цифры полиадического кода, j-й вход блока суммировани вычетов по модулю т;, подключен к выходу j-ro входного регистра (где i 2,3,..., К; j 1, 2,..., i), первый выход блока суммировани вычетов по модулю т2 подключен к входу регистра второй младшей цифры полиадического кода, первый иi второй входы i-ro сумматора по модулю гп,+2 (i 1,2,..., К-2) подключены к второму и первому выходам блоков суммировани вычетов по модул м m,+i и т,+2 соответственно, первый и второй выходы блока суммировани вычетов по модулю mfc подключены к вторым входам корректоров дра и ранга числа соответственно, первые входы которых и вход регистра поправки объединены и подключены к выходу (К-3)-го анализатора индексов знаковых чисел, первый выход первого сумматора по модулю Шз подключен к входу регистра третьей младшей цифры полиадического кода, а его второй выход через второй элемент задержки подключен к счетному входу первого счетчика по модулю 014, первый вход i-ro сумматора по модулю т,.2 (i 2, 3,...,К-2) подключен к информационному входу счетчика по модулю т;+2, счетный вход счетчика по модулю т,--(2 (i 3, 4,..., К-2) подключен к выходу (i-2)-го анализатора индексов знаковых чисел соответственно, (2j - 1)-й и входы i-ro анализатора индексов знаковых чисел подключены соответственно к второму выходу j-ro и третьему выходу (Е+1)-го сумматоров дл всех j 1, 2,..., i+1, t 1,2,..., i, i 1, 2,..., к-3.2.K, blocks 3.1, 3.2, ..., Zk-1, the summation of residues, respectively, but moduli mz, tz, ... t / g, adders 4.1, 4.2, ..., 4 k-2 modulo mPr , rn.i, ..., mi, respectively, corrector 5 of the core of a number, analyzers 6.1, 6.2, ..., 6.k-2 indices of signed numbers, corrector 7 of the number rank, registers 8.1, 8.2, 8.3, respectively, first, the second and third digits of the polyadic number code, counters 9.1, ..., 9 (k-1) respectively modulo mi, 17) 5, ..., t / g, register I) corrections, outputs 11.1, 11.2 ,. .., 1. to the polyadic code, exit 12 of the amendment, exit 13 of the rank of the number, exit 14 of the core number, the first 15.1 and the second 15.2 delay elements. The modulo t summation block 3.i contains functional converters 16.1, 16.2, ..., 16.d (- | -), registers 17, adders 18 modulo w, delay elements 19 the number of overflows block 20. The device works as follows. The modular code {ai, “2, ..., otfc) of the initial number AG {0,1, ..., М-1}, where,„, (i 1,2, ..., к); t / - system bases; М to И1гп5, through the inputs of the device 1.1, 1.2, ..., 1.K is received into the input registers 2.1, 2.2, ..., 2.k, after which the operation of forming the integral characteristics of the modular code of the number A. begins. coinciding with the first digit of the polyadic number code, is fed from the output of register 2.1 to delay element 15.1, which is a chain of G log2K serially connected registers, and appears at the output of delay element 15.1 through T clocks. On the (Γ - (- 1) clock cycle, it is entered into the register 8.1. The residuals ai, 0.2 ..., "from the outputs of registers 2.1, 2.2, ..., 2. k are supplied to the corresponding inputs of blocks 3.2 ,,,. Z. / s-1 summation of deductions modulo m, shz, ..., t., respectively, performed according to the cone-er circuit.With the help of functional converters 16.1, 16.2, ..., 16. g (g, 1 2, 3 ,. .., k), representing a ROM with a capacity of words (j 1,2, ..., d) of 1 + b, bits, bits are formed of pairs of residues W, - (, a.2i) - q, (a2 , -i) + q, (a2j) | rrii. 4d q (a2, -i) 4- qt (a2 /), 111, q, - (aO - a / M7 m,; t 1, 2, ..., i; M; Summation of residues q; (ai), q, (a2), ..., q, (a,) continues in the adders 18 with overflow. The intermediate results for each tick are entered in the registers 17. The value obtained after the Iog2i-t cycle is 11G 2q, (a,) f arrives at the input of the delay element 19, consisting of a chain of G-Iog2i) registers, and at the Tth cycle appears at the first output of block 3.1. Simultaneously, at the output of the block of formation of the number of overflows, which is the second output of block 3.1, the number fi is formed, the number of overflows faded during the summation performed. The value fjs, which is the second digit of the polyadic code of the number L, from the first output 3.1 is transferred to the register 8.2, and the values a D-1 and t | from the second output of the block 3.1-1 and the first block 3.1, respectively, go to the first and second inputs of the adder 4.1-2 3, 4, ..., k), at the first output of which the estimate a is formed; lpi-i + i / bii, at the second output - the sign S co, b ;, where W; - 1 in the presence of overflow during summation; oj, O in the absence of overflow; b, is the sign formed at the third output of the 4.2, ..., 4 k-3; b, 1 if the sum is deductible in, - 1, b, O in the remaining cases. The value of az coincides with the third digit of the polyadic code of the number A and therefore is fed to register 8.3 directly. Estimates, (1 4, 5, ..., к) are given to the information inputs of counters 9.1, respectively. Signs S, and 6, from the outputs of the adder 4L-2 are fed to the corresponding inputs of the analyzers 6.1-3, ..., 6. {i 4,5, ..., k). The symptom 5h is also applied via delay element 15.2 to the counting input of the counter 9.1. At the output of the analyzer 6.i-2, an i-ro correction of the order is generated, - SiV 6iS, i V ... V6, -6, b ..., 64S3, which is fed to the counting input of the counter 9.i + l (i 4,5,6, ..., к-1). The correction in the output of the analyzer 6.c is transmitted to the register 10 of the correction, and is also fed to the first inputs of the offsets 5 and 7 of the core and the rank of the number, the second inputs of which receive the values of T) fe and k, respectively. As a result of the correction in counters 9; get the i-th digits of the polyadic code a, - | a, - | - €) i-i Im /. Corrector 5 determines the core of the number m | ) ,, in the corrector 7 is the rank p pA-f © A of the number A. The obtained integral characteristics of the initial modular code ai, a, ..., a, p-and T are removed from outputs 11.1, 11.2, ..., 1 ,, 12, 13 and 14 respectively. Due to the conveyor structure of the proposed device, the formation of the integral characteristics of each successive number can be started after one clock cycle of operations to form the integral characteristics of the previous number. The invention The device for forming the integral characteristics of a modular code containing k input registers (k is the number of system modules) whose inputs are device inputs (k-2) blocks of summation of residues modulo mz, rn3, ..., respectively, an analyzer of indexes of signed numbers and an amendment register, the output of which is the output of a device amendment, characterized in that, in order to expand the functionality by obtaining the rank, core and polyadic number code, the first and second elements are entered into it you delay, additional unit of summation of deductions modulo m, (k-2) adders modulo m3, ..-, nifc, respectively, core corrector, (k-4) additional analyzers of indexes of signed numbers, corrector rank, registers of three lower digits a polyadic code and (k-3) counters modulo m4, GP5, ..., t / y, the outputs of which are outputs of the polyadic device code, the output of the core offset is the output of the device core, and the output of the number rank equalizer is the output device rank, output of the first input register through the first delay element connected to the input of the register of the first lower digit of the polyadic code, j-th input of the unit of summation of residues modulo t ;, connected to the output of the j-ro input register (where i 2,3, ..., K; j 1, 2, ..., i), the first output of the residue totalizer modulo t2 is connected to the register input of the second lower digit of the polyadic code, the first and second inputs of the i-ro modulo hp, + 2 (i 1,2, ..., K-2) are connected to the second and first outputs of the residue summation unit modulo m, + i and t, + 2, respectively, the first and second outputs of the residue summation unit modulo mfc are connected to the second inputs of the correctors of the kernel and the number rank respectively, the first inputs of which and the input of the register of the amendment are combined and connected to the output of the (K-3) th analyzer index index the first output of the first adder modulo 3 is connected to the input of the register of the third lower digit of the polyadic code, and its second output through the second delay element is connected to the counting input of the first counter modulo 014, the first input of the i-ro modulo t, .2 (i 2, 3, ..., K-2) is connected to the information input of the counter modulo t; +2, the counting input of the counter modulo t, - (2 (i 3, 4, ..., K-2 ) is connected to the output of the (i-2) -th analyzer of indexes of signed numbers, respectively, (2j - 1) -th and the inputs of the i-th analyzer of indexes of signed numbers are connected accordingly but to the second output j-ro and the third output of the (E + 1) th adders for all j 1, 2, ..., i + 1, t 1,2, ..., i, i 1, 2 ,. .., to-3.