SU1262732A1 - Sequential code-to-parallel code converter - Google Patents
Sequential code-to-parallel code converter Download PDFInfo
- Publication number
- SU1262732A1 SU1262732A1 SU853882694A SU3882694A SU1262732A1 SU 1262732 A1 SU1262732 A1 SU 1262732A1 SU 853882694 A SU853882694 A SU 853882694A SU 3882694 A SU3882694 A SU 3882694A SU 1262732 A1 SU1262732 A1 SU 1262732A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- pulse
- pause
- code
- Prior art date
Links
Landscapes
- Dc Digital Transmission (AREA)
Abstract
Изобретение относитс к вычислительной технике, а именно к устройствам преобразовани информации, и может быть использовано в системах передачи данных по цифровым каналам. Устройство позвол ет не только определ ть сбои в приеме информации по каналу и вьшвл ть слово, при. приеме которого произошел сбой, но и при переходе с канала на канал при асинхронной передаче информации вы вл ть недостоверные слова и исключать их из дальнейшего использовани . Кроме того, устройство обеспечивает работу с различной разр дностью последовательного и параллельного кодов. Все перечисленное расшир ет функциональные возможности устройства и повышает достоверность обрабатываемой информации. Преобразователь последовательного кода в параллельный содержит регистр сдвига , буферный регистр, блок управлени и блок вьщелени паузы. Первый и второй входы блока вьщелени паузы вл ютс соответственно входом синхронизации и входом синхроимпульсов кода устройства. Третий вход регистра сдвига вл етс информациi онным входом устройства. Выход бу (Л ферного регистра и второй выход блока управлени вл ютс соответственно выходом устройства и допол .нительным выходом. Блок управлени состоит из дешифратора, элемента задержки л двух формирователей импульса . Блок выделени паузы состоts5 ит из счетчика импульсов, двух элеО5 ментов И и элемента НЕ. 2 з.п. ф-лы, Ю 3 ил. СО юThe invention relates to computing technology, namely, information converting devices, and can be used in data transmission systems over digital channels. The device allows not only to determine failures in the reception of information over the channel and to enter a word as. the reception of which failed, but also during the transition from channel to channel during asynchronous information transfer, to reveal unreliable words and exclude them from further use. In addition, the device provides operation with various bits of serial and parallel codes. All of the above expands the functionality of the device and increases the reliability of the processed information. The serial to parallel converter contains a shift register, a buffer register, a control block, and a pause block. The first and second pause block inputs are a sync input and a sync pulse input for a device code, respectively. The third input of the shift register is the information input of the device. The output is bu (the Led register and the second output of the control unit are, respectively, the output of the device and an additional output. The control unit consists of a decoder, a delay element of two pulse conditioners. A pause allocation block consists of 5 counters of a pulse counter, two elements And NOT. 2 Cp f-crystals, U 3 or. SO yu
Description
Изобретение относитс к вычислительной технике и может быть использовано в системах передачи данных по цифровым каналам.The invention relates to computing and can be used in data transmission systems over digital channels.
Целью изобретени вл етс повышение достоверности преобразуемой информации и расширение области прим:енени путем преобразовани кода различной разр дности.The aim of the invention is to increase the reliability of the information to be converted and to expand the area of application: by converting a code of various bits.
На фиг. 1 представлена функциональна схема устройства; на фиг 2 функциональна схема блока управлени ; на фиг. 3 - функциональна схема блока вьщелени паузы.FIG. 1 shows a functional diagram of the device; Fig 2 is a functional block diagram of the control unit; in fig. 3 - functional block of the block pause.
Преобразователь последовательного кода в параллельныйсодержит регистр 1 сдвига, буферньгй регистр 2, блок 3 управлени , блок 4 выделени паузы, первый вход которого вл етс входом 5 синхронизации устройства , а второй вход - входом 6 синхроимпульсов кода устройства. Выход буферного регистра 2 вл етс выходом 7 устройства. Третий вход регистра 1 сдвига вл етс информационным входом 8 устройства. Второй выход блока 3 управлени вл етс , дополнительным выходом 9 устройства .The serial to parallel converter contains a shift register 1, a buffer register 2, a control unit 3, a pause allocation unit 4, the first input of which is device sync input 5, and the second input is input 6 of device code sync pulses. The output of buffer register 2 is device output 7. The third input of the shift register 1 is the information input 8 of the device. The second output of control unit 3 is an additional output 9 of the device.
Блок 3 управлени содержит дешифратор to, первый формирователь 11 импульса, элемент 12 задержки и второй формирователь 13 импульса.The control unit 3 comprises a decoder to, a first pulse shaper 11, a delay element 12 and a second pulse shaper 13.
Блок 4 выделени паузы содержит счетчик 14 импульсов, первый элемент И 15, элемент НЕ 16 и второй элемент И 17.The pause allocation unit 4 comprises a pulse counter 14, the first element AND 15, the element NOT 16 and the second element And 17.
Устройство работает следующим образом.The device works as follows.
На первьй вход блока 4 выделени паузы с входа 5 поступают опорные синхроимпульсы с частотой, близкой к частоте синхроимпульсов кода, поступающих с входа 6, Счетчик 14 просчитывает синхроимпульсы, прошедшие черкез элемент И 17, и периодически обнул етс синхроимпульсами кода. Если синхроимпульсы кода отсутствуют что соответствует паузе приема последовательного кода, то счетчик 14 считает опорные синхроимпульсы на выходе элемента И 17, т.е. последовательно формирует разр ды двоичного кода, которые поступают на элементы И 15 и элемент НЕ 16 и последователь но формируют импульс паузы и сигнал запрета счета. Сигнал запрета счета поступает на элемент И 17 и запрещает прохождение опорных синхроимпульсов на счетчик 14.The first input of the pause allocation unit 4 from input 5 receives reference clock pulses with a frequency close to the code clock frequency received from input 6, Counter 14 calculates clock pulses that passed through the C17 element, and periodically zeroed the code clock pulses. If there are no sync pulses, which corresponds to a pause in the reception of a sequential code, then counter 14 counts the reference sync pulses at the output of the AND 17 element, i.e. sequentially generates bits of the binary code that arrive at the elements of AND 15 and the element of HE 16 and successively form a pause pulse and a signal to prohibit counting. The signal to prohibit the count arrives at the element And 17 and prohibits the passage of the reference clock pulses to the counter 14.
Если синхроимпульсы кода есть, что соответствует приему последовательного кода, то счетчик 14 периодически обнул етс с частотой следовани синхроимпульсов кода, близкой к частоте следовани опорных синхроимпульсов , и импульсы паузы не формируютс . Импульсом паузы производитс перезапись разр дов информации из регистра 1 сдвига в буферный регистр 2.If there are code sync pulses, which is consistent with the reception of a sequential code, then the counter 14 periodically zeroes at the code clock frequency, which is close to the base clock frequency, and pause pulses are not generated. The pause pulse overwrites the information bits from shift register 1 to buffer register 2.
мпульс начальной установки с выхода блока 3 управлени поступает на вход начальной установки регистра 1 сдвига и производит его начальную : У тановку т.е. в младший разр д региСтра 1 сдвига записываетс 1, а во все остальные (2 - п +-2) разр ды - О.The impulse of the initial setup from the output of the control unit 3 is fed to the input of the initial setup of the shift register 1 and produces its initial: in the lower bit of the registrar 1, the shift is written down 1, and in all other (2 - n + -2) bits - O.
По мере поступлени последовательного кода и синхроимпульсов на сдвиговьй регистр 1 осуществл етс прием информации по входу 8. As the sequential code and clock pulses are received on the shift register 1, information on input 8 is received.
При смене канала в многоканальных системах передачи информации последовательным кодом количество синхроимпульсов кода между двум соседними импульсами паузы может измен тьс в интервале от 1 до 2 N при номинал-ьной разр дности последовательного кода п N.When a channel is changed in multichannel information transmission systems by a serial code, the number of code clock pulses between two adjacent pause pulses can vary in the range from 1 to 2 N at the nominal size of the serial code n N.
В св зи с этим возникает три случа работы устройства дл преобразовани последовательного кода в параллельный: число импульсов кода равно номинальному (п N); число импульсов кода меньше номинального (п N);. число импульсов кода больше номинального (п N),In this regard, there are three cases of operation of the device for converting a serial code into a parallel one: the number of code pulses is equal to nominal (n N); the number of code pulses is less than the nominal (n N) ;. the number of code pulses is greater than the nominal (n N),
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU853882694A SU1262732A1 (en) | 1985-04-09 | 1985-04-09 | Sequential code-to-parallel code converter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU853882694A SU1262732A1 (en) | 1985-04-09 | 1985-04-09 | Sequential code-to-parallel code converter |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1262732A1 true SU1262732A1 (en) | 1986-10-07 |
Family
ID=21172555
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU853882694A SU1262732A1 (en) | 1985-04-09 | 1985-04-09 | Sequential code-to-parallel code converter |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1262732A1 (en) |
-
1985
- 1985-04-09 SU SU853882694A patent/SU1262732A1/en active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 851396, кл. G 06 F 5/04, 1976. Авторское свидетельство СССР № 1081639, кл. G 06 F 5/04, 1982. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4771440A (en) | Data modulation interface | |
US4282600A (en) | Method for synchronizing sending and receiving devices | |
SU1262732A1 (en) | Sequential code-to-parallel code converter | |
SU1695353A1 (en) | Device for receiving excessive signals | |
SU1376244A1 (en) | Serial-to-parallel code converter | |
SU1649676A1 (en) | Code converter | |
SU1656685A2 (en) | Serial-to-parallel converter | |
SU1280703A1 (en) | Converter of serial variable-length code to parallel code | |
SU1417193A1 (en) | Series to parallel code converter | |
SU1001460A1 (en) | Binary code-to-time interval converter | |
SU1159164A1 (en) | Serial code-to-parallel code translator | |
SU1597890A1 (en) | Method of receiving control signals | |
SU1494024A1 (en) | Discrete signal transceiver | |
SU1188745A1 (en) | Interface for linking digital computer with magnetic tape recorder | |
RU2042276C1 (en) | Message receiver | |
SU1483477A1 (en) | Device for reception of pulse-time code trains | |
SU1464165A1 (en) | Device for interfacing computer with communication channels | |
SU1140261A1 (en) | Data transmission system | |
SU1656674A1 (en) | Spectrum generator | |
SU1363285A1 (en) | Apparatus for transmitting the telemetering frequency signals | |
SU1619407A1 (en) | Parallel to series code converter | |
SU924893A1 (en) | Cyclic synchronization device | |
SU1193827A1 (en) | Series-to-parallel translator | |
SU1464292A2 (en) | Series-to-parallel code converter | |
SU843218A1 (en) | Digital code-to-time interval converter |