SU1247875A1 - Устройство дл контрол двухступенчатого дешифратора - Google Patents

Abstract

Изобретение относитс  к области автоматики и вычислительной техники и может быть использовайо дл  контрол  цифровой аппаратуры. Целью изобретени   вл етс  сокращение аппаратурных затрат. Цель достигаетс  тем, что в двухступенчатом дешифраторе дл  контрол  рабочего дешифратора одной ступени используетс  не введенный дл  этой цели дополнительный дешифратор, а рабочий дешифратор другой ступени, к которому в данный момент нет обращени . С этой целью цикл работы устройства разбиваетс  на две части. В первой части цикла осуществл етс  контроль работы дешифраторов, двух ступеней путем сравнени  сигналов на их выходах с помощью схемы сравнени , во второй части цикла происходит опрос выбранного дешифратора и контроль цепей формирующих сигналы разрешени  выборки ступеней контролируемого дешифратора . В первой части цикла с помощью сигнала, поступающего на стробирующий вход устройства, разрешаетс  выборка из обеих ступеней контролируемого дешифратора. Этот же сигнал запускает формирователь импульса, который при сигнале несравнени  на выходе схемы сравнени  формирует сигнал неисправности.После окончани  действи  сигнала на стробирукнцем входе устройства разрешаетс  выборка той ступени контролируемого дешифратора, котора1  определ етс  сигналом на входе номера выбираемой ступени устройства. Сиг- . нал с выхода формировател  импульса, задержанный элементом задержки, формирует сигнал сопровождени  выхода дешифратора (сигнал исправности) или сигнал неисправности устройства в зависимости от того, исправна или нет цепь разрешени  выборки ступеней дешифратора. 2 ил. с Ш О) го 4аь М СХ СП

Description

Изобретение относитс  к автоматике и вычислительной технике и может быть использована дл  контрол  цифровой аппаратуры.

Цель изобретени  - сокращение аппаратурных затрат.

На фиг. 1 представлена функциональна  схема устройства вместе с контролируемым дешифратором; на фиг 2 - временна  диаграмма работы устройства .

Схема устройства дл  контрол  двухступенчатого дешифратора и контролируемый дешифратор включает контролируемый дешифратор 1, содержащий первую 2 и вторую 3 ступени дешифраций , первый элемент НЕ А, первый и втЬрой элементы ИЛИ 5 и 6, схему 7 сравнени , формирователь 8 импульсов, элемент 9 задержки, второй элемент НЕ 10, элементы И 11-13, третий элемент ИЛИ 14, выход 15 неисправности устройства, выход 16 исправности устройства , вход 17 номера выбираемой ступени устройства, стробирующий вход 18 устройства.

Устройство дл  контрол  двухсту- пен чатого дешифратора работает еле- дукнцим образом.

На информационные входы ступеней 2 и 3 контролируемого дешифратора 1 поступает N-1 младших разр дов адресного слова. Старший N-й разр д адресного слова поступает на вход 17 номера выбираемой ступени устройства и через первый элемент НЕ 4 и первый элемент ИЛИ 5 поступает на вход разрешени  выборки первой ступени 2 контролируемого дешифратора 1, а че- рез второй элемент ИЛИ 6 поступает на вход разрешени  выборки второй ступени 3 контролируемого депшфрато- ра 1. Строб сопровождени  кода поступает через вход 18 устройства на входы элементов ИЛИ 5 и 6, устанавлива  обе ступени 2 и 3 в рабочее состо ние. При исправной работе на одноименных выходах обеих ступеней 2 и 3, соответствующих входному

10

fS

20

25

через элемент НЕ 10 поступает на один из входов элемента И 11 логическим 0. При этом импульс с выхода формировател  8 импульсов не проходит через элемент И 11. Формирователь 8 импульсов формирует из строба сопровождени  импульс, передний фронт которого задержан относительн переднему фронту строба на врем , превышающее врем  задержки рас пространени  кода в дешифраторах 2 и 3, схеме 7 сравнени  и элементе НЕ 10, а задний фронт которого совпадает с задним фронтом строба.

В случае, когда одна из ступеней 2 и 3 дешифратора 1 неисправна, то очевидно, что коды на их выходах будут неодинаковы, и на выходе схе мы срайнени  отсутствует логическа  1. При этом сигнал с выхода элемента НЕ 10 не запрещает прохождение импульса от формировател  8 импульсов , который проходит .также - через элемент ИЛИ 14 как сигнал неисправности .

По окончании строба сопровождени на входах выборки ступеней 2 и 3 ус танов тс  сигналы, соответствующие значению старшего (N-ro) разр да де

шифрируемого кода. При этом все выходы одного из дешифраторов .установ тс  в .нулевое (неактивное) состо  ние, а комбинаци  сигналов на выходах другого дешифратора будет соот35 ветствовать м.падшим (N-1)-разр дам входного кода. На выходе схемы 7 сравнени  при этом отсутствует сигнал равенства и, значит, элемент И 13 закрыт, а элемент И 12 открыт дл

40 прохождени  импульса с выхода элемента 9 задержки. Врем  задержки определ етс  так же, как и врем  пе реднего фронта в формирователе 8 им пульсов. Импульс с выхода элемента

45 9 задержки поступает через элемент И 12, как и строб сопровождени  дл  дешифрованного кода.

В случае, если в оДной из ступеней 2 и 3 дешифратора 1 имеетс  не (N-1)-разр дному коду на входе, додж- 50 исправность по лини м, св занным с

ны по витьс  одинаковые сигналь, которые сравниваютс  в схеме 7 сравot +i )

нени 5 рассчитанной на / -разр дные коды. Если коды, поступившие на первую и вторую группы входов схемы сравнени  7 одинаковы, то на выходе схемы 7 сравнени  формируетс  сигнал равенства (логическа  1), который

S

0

5

через элемент НЕ 10 поступает на один из входов элемента И 11 логическим 0. При этом импульс с выхода формировател  8 импульсов не проходит через элемент И 11. Формирователь 8 импульсов формирует из строба сопровождени  импульс, передний фронт которого задержан относительно переднему фронту строба на врем , превышающее врем  задержки рас пространени  кода в дешифраторах 2 и 3, схеме 7 сравнени  и элементе НЕ 10, а задний фронт которого совпадает с задним фронтом строба.

В случае, когда одна из ступеней 2 и 3 дешифратора 1 неисправна, то очевидно, что коды на их выходах будут неодинаковы, и на выходе схемы срайнени  отсутствует логическа  1. При этом сигнал с выхода элемента НЕ 10 не запрещает прохождение импульса от формировател  8 импульсов , который проходит .также - через элемент ИЛИ 14 как сигнал неисправности .

По окончании строба сопровождени  на входах выборки ступеней 2 и 3 установ тс  сигналы, соответствующие значению старшего (N-ro) разр да де шифрируемого кода. При этом все выходы одного из дешифраторов .устано в тс  в .нулевое (неактивное) состо ние , а комбинаци  сигналов на выходах другого дешифратора будет соот5 ветствовать м.падшим (N-1)-разр дам входного кода. На выходе схемы 7 сравнени  при этом отсутствует сигнал равенства и, значит, элемент И 13 закрыт, а элемент И 12 открыт дл 

0 прохождени  импульса с выхода элемента 9 задержки. Врем  задержки определ етс  так же, как и врем  переднего фронта в формирователе 8 импульсов . Импульс с выхода элемента

5 9 задержки поступает через элемент И 12, как и строб сопровождени  дл  дешифрованного кода.

В случае, если в оДной из ступеней 2 и 3 дешифратора 1 имеетс  невходом выборки, то в отсутствии строба сопровождени  выходы обеих ступеней окажутс  в одинаковом состо нии (либо в неактивном, либо с возбужденными одноименными выходами ) ,. При этом на выходе схемы 7 сравнени  по витс  сигнал равенства,который откроет элемент И 13 и закроет

3

элемент И 12. Импульс с выхода элемента 9 задержки поступит на выход 15 устройства через элементы И 13 и ИЛИ 14 как сигнал неисправности устройства.

Таким образом, при наличии неисправности в ступен х 2 и 3 при дшифрации (N-1)-входных разр дов ошибка обнаруживаетс  во врем  действи  импульса с выхода формирова- тел  8. Если же неисправность имеет место по линии сигнала выборки, то она обнаруживаетс  во врем  действи  импyльc k с выхода элемента 9 задержки.

Claims (1)

1. Формула изобретени 

   Устройство дл  контрол  двухступенчатого дешифратора, содержащее схему сравнени  и первый элемент И, причем выход равенства схемы сравнени  соединен с первым входом первого элемента И, перва  группа входов схемы сравнени  соединена с группой выходов первой ступени контроли- руемого дешифратора, отличающеес  тем, что, с целью сокращени  аппаратурных затрат, оно содержит формирователь импульсов, элемент задержки, два элемента НЕ, три элемента ИЛИ, второй и третий элементы И, причем выходы первого и

   второго элементов ИЛИ соединены соответственно с входами разрешени  выборки первой и второй ступеней контролируемого дешифратора, вход номера выбираемой ступени устройства соединен с первым входом второго элемента ИЛИ и входом первого элемента НЕ, выход которого соединен с первым входом первого элемента ИЛИ, стробирующий вход устройства соединен с вторыми входами первого и второго элементов ИЛИ и входом формировател  импульсов, выход которого соединен с входом элемента задержки и первым входом второго элемента И, выход которого соединен, с первым входом третьего элемента ИЛИ, выход, которого  вл етс  выходом неисправности устройства, выход элемента задержки соединен с вторым входом перво.го элемента И и первым входом третьего элемента И, выход которого  вл етс  выходом исправности устройства, выход равенства схемы сравнени  через второй элемент НЕ -соединен с вторыми входами второго и третьего элементов И, выход первого элемента И соединен с вторым входом третьего элемента ИЛИ, втора  группа входов схемы сравнени  соединена с группой выходов второй ступени контролируемого дешифратора .

   Составитель В.Гречнев Редактор Л.Авраменко Техред ЭЛижмар Корректорд.Муйка

   За;;Г4127У49 тир аж 671Подписное ВНИИПИ Государственного комитета Li.uf по делам .изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д. 4/5

   Прои 3 водственнр

   -полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4