SU1234831A1 - Device for extracting square root - Google Patents

Abstract

Изобретение относитс  к области вычислительной техники. Цель изобретени  - увеличение быстродействи . Устройство работает в системе счислени  с натуральным основанием . Цикл извлечени  квадратного корн  состоит из М тактов. В каждом такте определ етс  одна Р-ична  цифра корн . Дл  ее определени  одновременно вычисл етс  Р-1 разностей предыдущего остатка и приращени  подкоренного выражени  с каждым из углов, получаемых дл  используемой системы счислени . По знакам вычисленных разностей определ етс  очередна  1Ц1фра квадратного корн  и очередной остаток . 3 э.п. ф-лы, 6 ил.This invention relates to the field of computing. The purpose of the invention is to increase speed. The device operates in a number system with a natural base. The square root extraction cycle consists of M cycles. In each measure, one P-digit root is determined. To determine it, the P-1 differences of the previous remainder and the increment of the radicand with each of the angles obtained for the used number system are simultaneously calculated. From the signs of the calculated differences, the next 1C1Fra square root and the next residue are determined. 3 ep f-ly, 6 ill.

Description

Изобретение относитс  к вычислительной технике и предназначено дл  извлечени  квадратного корн  из чисел , представленных в двоично-дес тичной системе.The invention relates to computing and is intended to extract the square root of the numbers represented in the binary-decimal system.

Цель изобретени  - увеличение быстродействи .The purpose of the invention is to increase speed.

На фиг, 1 изображена структурна  схема устройства дл  извлечени  квадратного корн ; на фиг. 2 - схема блока суммировани ; на фиг. 3 - схема блока коррекщ1и; на фиг. 4 - схем блока поразр дного дополнени ; на фиг. 5 - схема шифратора; на фиг.6 - схема двухканального коммутатора.Fig. 1 shows a block diagram of a device for extracting a square root; in fig. 2 is a diagram of the summation block; in fig. 3 - diagram of the correction unit; in fig. 4 — block diagrams of bitwise additions; in fig. 5 - encoder scheme; figure 6 - scheme of a two-channel switch.

Устройство (фиг. 1) содержит регистр 1 корн , регистр 2 подкоренного вьфажени , М-1 дешифраторов 3.1, 3.2, ..., 3, М-1, блок 4 поразр дного дополнени , блок 5 коррекции, блок 6 формировани  кратных, дев ть блоков 7.1-7.9 суммировани , двух- канальный коммутатор 8, шифратор 9, первый 10 и второй 11 регистры.The device (Fig. 1) contains a register 1 root, a register 2 radixes, M-1 decoders 3.1, 3.2, ..., 3, M-1, block 4 of bit addition, block 5 correction, block 6 forming multiples, nine There are 7.1-7.9 summation blocks, a two-channel switch 8, an encoder 9, the first 10 and the second 11 registers.

Блок 7 суммировани  (фиг. 2) содержит М одноразр дных двоично-дес - тичных сумматоров 12.1, ...,12.i... узел 13 формировани  опережающего переноса, шину 14 логического нул  устройства.The summation unit 7 (Fig. 2) contains M one-bit binary-decimal adders 12.1, ..., 12.i ... a leading transfer unit 13, the bus 14 of the logical zero of the device.

Блок 5 коррекции (фиг. 3) содержит элемент 14.1-l4.M-2 ИЖ, элемент ИПИ-НЕ 15, элемент И 16 н триггер 17.Block 5 correction (Fig. 3) contains the element 14.1-l4.M-2 IL, element IPI-NOT 15, the element And 16 n trigger 17.

Блок 4 поразр дного дополнени  (фиг. 4) содержит первую 18 и вторую 19 группь элементов НЕ, первый 20 и второй 21 двоичные сумматоры, первую 22 и вторую 23 группы элементов И и нгину 24 двоично-дес тичного числа 10 устройства.Block 4 of the bit addition (Fig. 4) contains the first 18 and second 19 groups of elements NOT, the first 20 and second 21 binary adders, the first 22 and second 23 groups of elements And the ngin 24 of the binary 10 of the device.

Шифратор 9 (фиг. 5) содержит элементы НЕ 25-33, элементы И 34-41, элементы РШИ 42-45.The encoder 9 (Fig. 5) contains the elements NOT 25-33, the elements And 34-41, the elements RSHI 42-45.

Двухканальный коммутатор 8 (фиг. 6) содержит дев ть элементов НЕ 46-54, восемь элементов И 55-62, две группы элементов 10 И-ИЛИ63и64Two-channel switch 8 (FIG. 6) contains nine elements NOT 46-54, eight elements AND 55-62, two groups of elements 10 AND-OR63 and 64

Рассмотрим работу устройства.Consider the operation of the device.

Подкоренное выражение положительно (), представлено в двоично- дес тичной системе счислени  и содержит М разр дов без учета знакового. В одном такте определ етс  одна двоично-дес тична  цифра М-разр дного квадратного КОРНЯ, получение которой производитс  по с:;едующему алгоритмуThe positive expression is positive (), is represented in binary-decimal notation and contains M bits without taking into account the sign bit. In one cycle, one binary-decimal digit of the M-bit square ROOT is determined, which is obtained by c:;

Одновременно вычисл ютс  дев ть положительных углов, где каждый угол представл ет собой удвоенное произведение всех ранее полученныхAt the same time, nine positive angles are calculated, where each angle is the double product of all previously obtained

Р-ИЧНЫ : цифр квадратного корн  наR-ICNY: square-root numbers on

соответствующую данному углу цифру- множитель из р да 1, 2, ..., 9с учетом весов плюс произведение цифры- множител  на саму себ , с учетом веса.corresponding to this corner is a digital factor of a number of 1, 2, ..., 9 taking into account the weights plus the product of the number-factor to itself, taking into account the weight.

Одновременно определ ютс  дев ть разностей вида В1 У1-ВО; В2 У2-ВО... В(Р-1)У(Р-1)-ВО, где (ВО) - очередной сдвинутый отрицательный остаток предьщущего такта, плюс приращениеAt the same time, nine differences of the type B1 V1-VO are determined; B2 U2-VO ... B (P-1) V (P-1) -BO, where (VO) is the next shifted negative balance of the previous measure, plus the increment

N, У1, У2, ..., У(Р-1) - соответствующие положительные углы.N, U1, U2, ..., Y (P-1) are the corresponding positive angles.

Определ ютс  знаки полученньй разностей В1 , В2, ..., В9.Signs of the resulting differences B1, B2, ..., B9 are determined.

Выбираетс  реальный отрицательныйA real negative is selected.

остаток данного такта по знакам полученных разностей В1, В25 ..., В9 и определ етс  очередна  двоично-дес тична  цифра квадратного корн .the remainder of this cycle is determined by the signs of the obtained differences B1, B25 ..., B9, and the next binary-decimal square root is determined.

Осуществл етс  смещение полученного реального отрицательного остатка на два разр да влево, запись в два младших разр да приращени  подкоренного выражени .The resulting real negative balance is shifted by two bits to the left, writing to the two lower bits of the increment of the radicand.

В следующих тактах операции рассмотренного алгоритма повтор ютс , но количество разр дов в углах с каждым тактом увеличиваетс . Приведем диаграмму, описывающую получение углов и процесс извлечени  квадратного корн . Пусть значение квадратного корн  ,658, тогда fflxffl -N 0,432964 - точное значение подкоренного выражени . Округлим это значение до трех цифр ,433.In the next clock cycles, the operations of the considered algorithm are repeated, but the number of bits in the corners increases with each clock cycle. A diagram describing the acquisition of angles and the process of square root extraction are given. Let the square root value, 658, then fflxffl -N 0.432964 be the exact value of the radicand. Round this value to three digits, 433.

На дщаграмме вверху изображено образование углов от полученных в предыдущих тактах цифр квадратного корн , причем показаны только углы, суммфование которых с отрицательнымThe diagram at the top shows the formation of angles from the square root figures obtained in the previous bars, and only the angles are shown, the summation of which with a negative

остатком предьщущего такта дает реальный отрицательный .остаток данного такта. Внизу диаграммы изображен процесс извлечени  квадратного корн .the remainder of the preceding measure gives the real negative. the rest of this measure. The bottom of the diagram shows the square root extraction process.

Первый тактом подкоренное выраже- ние N записываетс  в регистр 2 (фиг. 1), одновременно с этим регистр 1 обну„т етс , регистр 10 и Т1 иггер 17 блока 5 обнул етс , а в каждый двоично-дес тичный разр д ре- гистра 11 записываютс  цифры дев ть.The first beat of the numerical expression N is recorded in register 2 (Fig. 1), at the same time register 1 is cleared, register 10 and T1 igger 17 of block 5 is zeroed, and in each binary decimal register 11, nine digits are recorded.

Два стар,ших значащих разр да подкоренного выражени  подаютс  на входы блока 4, в котором образуетс  ихTwo older, meaningful bits of the radicand are supplied to the inputs of block 4, in which they are formed

дополнение до старшей цифры используемой системы счислени , т.е. до 9-ти. Полученные дополнени  с выходов блока 4 подаютс  на входы-двух младших разр дов блоков суммировани . На аналогичные входы остальных разр дов блоков суммировани  сaddition to the highest digit of the number system used, i.e. up to 9. The resulting additions from the outputs of block 4 are fed to the inputs of the two lower bits of the summation blocks. To the similar inputs of the remaining bits of the summation blocks with

Вес О -1 -2Weight O -1 -2

О, 6 5 О, 6 5 ОO, 6 5 O, 6 5 O

3 6 33 6 3

3 угол3 angle

..

N NN N

О, 4Oh 4

О, 4Oh 4

Номера разр дов М 6Numbers of bits M 6

1 такт1 cycle

О О ОLTD

1 угол1 corner

2 такт2 tact

9 О 9 О О9 O 9 O O

О О 9 8 1About About 9 8 1

2 угол2 angle

23А831423A8314

выходов регистров 10 и 11 подаютс  соответственно цифры О и 9 дл  получени  дополнительного кода отрицательного приращени  N.the outputs of registers 10 and 11 are given the numbers O and 9, respectively, to obtain an additional code of negative increment N.

5five

В следующих тактах дополнительньйIn the following measures additional

код получаетс  автоматически.the code is obtained automatically.

ОABOUT

2525

ОABOUT

4 84 8

4 О4 o

6 4 4 О 4 86 4 4 About 4 8

2964 32964 3

2 12 1

5 6 О О5 6 О О

- прирацение N- increment N

33

вat

1one

66

22

6 9 - приращение и сдвиг /1/ ол. едашща6 9 - increment and shift / 1 / ol. edishche

3 О3 o

22

3 О3 o

3 такт3 tact

9 О 9 О9 O 9 O

О ОOh oh

8 88 8

3 угол 3 angle

9 О9 o

в каждом такте к сдвинутому на два двоично-дес тичных разр да влево очередному остатку в два младших разр да записываетс  значение дополнени  приращени  N, значит в такте при подаче младшего разр да N в младший разр д нужно подавать дополнительную единицу, причем в тот разр д, который  вл етс  младшим разр дом, если все остальные разр ды справа равны нулю. Дополнительную единицу вырабатывает блок 5 коррекции (фиг.3) В регистре 2 с каждьм тактом подкоренное вьфажение сдвигаетс  на два двоично-дес тичных разр да влево, справа в регистр 2 записываютс  нули На входы блока 5 подаютс  все разр ды 2, кроме старших. В том такте, в котором на входах блока коррекции будут все нули, на его выходе по вл етс  корректирующа  единица, котора  подаетс  в младшие разр ды блоков суммировани . Триггер 17 (фиг. 3) включаетс  в единицу, котора  подаетс  на вход блокировки блока А (фиг. 4), чем блокируютс  его выходы . После первого такта в регистре 1 записаны все нули, поэтому на выходах дешифраторов 3 группы сигналов нет. В первом такте в блоках 7.1, 7.2, ..., 7.9 в соответствии с диаг- раммой происходит суммирование положительных значений углов первого такта 01, 04, ... 81 со значени миin each clock cycle, to the next two least significant bits shifted by two binary-decimal bits to the left, the increment value N is written, which means that in the beat when submitting the lower digit N to the younger digit it is necessary to submit an additional one, and in that digit which is the least significant bit if all the other bits on the right are zero. An additional unit is generated by correction block 5 (Fig. 3). In register 2, with each clock cycle, the subfloor shift is shifted two binary-decimal places to the left, zeros are written to register 2 on the right. All bits 2, except the older ones, are written to register 2. In the cycle in which all zeroes are at the inputs of the correction block, a correction unit appears at its output, which is fed into the lower bits of the summation blocks. A trigger 17 (Fig. 3) is included in the unit that is fed to the blocking input of block A (Fig. 4), thereby blocking its outputs. After the first clock cycle in register 1, all zeros are written, so there are no groups of signals at the outputs of the decoders of the 3rd group. In the first cycle, in blocks 7.1, 7.2, ..., 7.9, in accordance with the diagram, the positive values of the angles of the first cycle 01, 04, ... 81 are summed with the values of

8 88 8

О ОOh oh

приращение N и сдвигincrement N and shift

О ABOUT

66

ОABOUT

ШЗ-8SHZ-8

00

00

5 5 5 5

5five

00

двух старших разр дов подкоренного выражени , представленных как дополнени  . Полученные.суммы в виде двух двоично-дес тичных чисел поразр дных сумм и переносов с. выходов блоков 7.1-7.9 подаютс  на соответствуюпще входы двухканального коммутатора 8. На выходах переноса блоков суммировани  образуютс  значени  опережаю- шдх переносов, которые подаютс  на входы дешифратора 9 и на входы управлени  двухканального коммутатора 8, где По ним определ ютс  очередна  цифра корн  и реальный остаток данного такта. Вторым тактом в регистр 1 записываетс  значение цифры корн  с выходом шифратора 9. В регистры 10 и 11 записываетс  значение реального остатка данного такта, подкоренное выражение в регистре 2 сдвигаетс  влево на два двоично-дес тичных разр да. .Значение первой цифры корн  подаетс  из первого разр да регистра 1 на входы дешифратора 3.1 группы , и на его выходе, соответствующем цифре, по вл етс  сигнал, который поступает по соответствующей шине на соответствующий вход блока 6 формировани  кратных.the two higher bit expressions presented as additions. The resulting sums in the form of two binary-decimal numbers of bitwise sums and transfers c. the outputs of blocks 7.1–7.9 are fed to the corresponding inputs of the two-channel switch 8. At the outputs of the transfer of the summation blocks, the values of the transmission advances are formed, which are fed to the inputs of the decoder 9 and to the control inputs of the two-channel switch 8, where they determine the next root number and the real remainder given tact The second clock register 1 registers the value of the number of the root with the output of the encoder 9. Registers 10 and 11 record the value of the real remainder of this clock cycle, the root expression in register 2 is shifted to the left by two binary decimal places. The value of the first digit of the root is fed from the first bit of register 1 to the inputs of the group decoder 3.1, and at its output corresponding to the digit appears a signal that flows through the corresponding bus to the corresponding input of the multiples forming unit 6.

На соответствующих входах блоков суммировани  образуютс  значени  вторых углов соответственно дл  каждой из цифр-множителей 1, 2, .-., 9. Полученные углы суммируютс  илAt the corresponding inputs of the summation blocks, the values of the second corners are formed for each of the factor figures 1, 2, .-., 9. The corners obtained are summed or

одноразр дных двоично-дес тичных сумматорах , соответствующих данным цифрам блоков суммировани  со сдвинутым на два разр да влево предьщущим остатком и приращением подкоренного выражени . По полученным остаткам на выходах блоков суммировани  образуютс  опережающие переносы и остатки в виде двух чисел. По значени м опережакнцих п-ереносов определ етс  йтора  цифра корн  на шифраторе 9 и реальный остаток второго такта на выходах коммутатора 8. В следующих тактах все действи  повтор ютс  по аналогии с первым и вторым тактами до получени  всех цифр квадратного ,корн .one-bit binary-decimal adders corresponding to the given digits of the summation blocks with the previous remainder and increment of the radicand shifted to the left two digits. According to the obtained residues at the outputs of the summation blocks, leading transfers and residues in the form of two numbers are formed. By the values of the advanced p-translations, the root number on the encoder 9 and the real remainder of the second clock cycle on the outputs of the switch 8 are determined. In the next clock cycles, all actions are repeated by analogy with the first and second clock cycles until all digits of the square one are obtained.

Claims (4)

1. Устройство дп  извлечени  квадратного корн ,содержащее первый и второй регистры, регистр подкоренного выражени  и регистр корн , отличающеес  тем, что, с1. A device dp square root, containing the first and second registers, the register of the radicand and the register of the root, characterized in that, with . целью увеличени  быстродействи , устройство содержит группу из (М-1) дешифраторов, где М - разр дность ар гумента, блок формировани  кратных, дев ть блоков суммировани , шифратор двухканальный коммутатор, блок пораз р дного .дополнени  и бЗюк коррекции, причем выходы первой и второй тетрады подкоренного выражени  подключены соответственно к первому и второму информационным входам блока поразр д ного дополнени , выход i-й (где , ..., М) тетрады регистра подкоренного выражени  подключен к (1-2)-му информационному входу блока коррекции , выход блокирующего сигнала блока коррекции подключен к входу бло- кировки блока поразр дного дополнени , первый и второй выходы блока поразр дного дополнени  подключены соответственно к первому и второму. In order to increase speed, the device contains a group of (M-1) decoders, where M is the size of the argument, a block that forms multiples, nine summation blocks, an encoder, a two-channel switch, a random addition unit, and a correction bit, the outputs of the first and The second tetrad of the radic expression is connected respectively to the first and second information inputs of the block of the bit addition, the output of the i-th (where ..., M) tetrad register of the radic expression is connected to the (1-2) th information input of the correction block, the output b Okeer signal correction unit is connected to the input of block blockade by bit-wise complement first and second outputs of the bit-wise complement block are respectively connected to first and second , информационным входам всех блоков суммировани  и р Первому и второму информационным входам двухканального коммутатора, выход пифратора подключен к входу первой тетрады регистра корн , выход j-й гдe(, ..., М-1) тетрады регистра корн  подключен к входу j-ro дешифратора группы, выходы j-ro дешифратора груп пы подключены к j-му информационному входу блока формировани  кратных, k-й выход (где , ..., 9) блока, the information inputs of all the summation blocks and the first and second information inputs of the two-channel switch, the output of the pythonator is connected to the input of the first tetrad of the root register, the output of the jth gate (..., M-1) of the tetra of the root register is connected to the input of the j-ro the group decoder, the j-ro outputs of the group decoder are connected to the j-th information input of the formation unit multiples, the k-th output (where, ..., 9) of the unit 10ten 1515 2525 2020 30thirty 3535 4040 4545 5050 5555 формировани  кратных подключен к третьему информационному входу k-ro блока суммировани , (k+8)-fi выход блока формировани  кратных подключен к четвертому информационному входу k-ro блока суммировани , третий информационный вход первого блока суммировани  подключен к шине логического нул  устройства, старшие (М-1) тетрады четвертого информационного входа первого блока суммировани  подключены к выходам старших (М-1)-тетрад регистра корн , младша  тетрада четвертого информационного входа первого б.пока суммировани  подключена к шине двоично-дес тичного числа 1 устройства, выход переноса (где 1 1,...,9) блока сум- мировани  подключен к входу шифратора и к t-му управл ющему входу двухканального коммутатора, первый выход t-ro блока суммировани  подключен к ((+2)-му информационному входу двухканального коммутатора, второй выход f-ro блока суммировани  подключен к (+11)-му информационному входу двухканального коммутатора, выход первого регистра подключен к п тым информационным входам всех блоков суммировани  и к двадцать первому информационному входу двухканального коммутатрра, выход второго регистра подключен к шестым информационным входам всех блоков суммировани  и к двадцать второму информационному входу двухканального коммутатора, выход корректирующей единицы блока коррекции подключен к седьмым информационным входам всех блоков суммировани  и к двадцать третьему информационному входу двухканального коммутатора , первый выход двухканального коммутатора подключен к информационному входу первого регистра, а второй выход - к информацинному входу второго регистра, причем блок поразр дного дополнени  содержит первую и вторую группы элементов НЕ, первый и второй двоичные сумматоры, первую и вторую группы элементов И, причем вьгходы элементов НЕ первой группы подключены к первой группе входов первого двоичного сумматора, выходы элементов НЕ второй группы подключены к первой группе входов второго. двоичного сумматора, вторые группы входов первого и второго двоичных сумматоров подключены к шине двоичнодес тичного числа 10 устройства, выходы первого двоичного сумматора под ключ1ны к первым входам элементов И первой группы, выходы второго двоич- ного сумматора подключен к первым входам элементов И второй группы, входы первой группы элементов НЕ  вл ютс  первым информационным входом блока поразр дного дополнени , входы второй группы элементов НЕ  вл ютс  вторым информационным входом блока пор зрадного дополнени , вторые входы элементов И первой и второй групп соединены между собой и  вл ютс  входом блокировки блока поразр дного дополнени , выходы первой и второй гру.ш элементов И  вл ютс  соответственно первым и вторым выходами блока поразр дного дополнени , блок кор- рекции содержит группу из (М-2) элементов ИЛИ, элемент ИЛИ-НЕ, элемент и триггер, причем выход (1-2)-го элемента ИЩ группы подключен к (1-2)-м входу элемента ИЛИ-НЕ, выход злемен- та ИЛИ-НЕ подключен к первому входу элемента И и к входу установки триггера , входы (i-2)-ro элемента ИЛИ группы  вл ютс  (-2)-м информационным входом блока коррекции, инверс- ный выход триггера подключен к второму входу элемента И и  вл етс  выходом блокирующего сигнала блока коррекции, выход элемента И  вл етс  выходом корректирующей единицы блока коррек1щи.formation of multiples is connected to the third information input of the k-ro summation block, (k + 8) -fi output of the multiplier generation unit is connected to the fourth information input of the k-ro summation block, the third information input of the first summation block is connected to the bus of the logical zero of the device that are older ( M-1) tetrads of the fourth information input of the first summation block are connected to the outputs of the senior ones (M-1) —the notebook of the root register, the younger tetrad of the fourth information input of the first memory, while the summation is connected to the binary bus the unit 1, the transfer output (where 1 1, ..., 9) of the summation block is connected to the input of the encoder and the t-th control input of the two-channel switch, the first output of the t-ro summation block is connected to ((+ 2) the second information input of the two-channel switch, the second output of the f-ro summation unit is connected to the (+11) th information input of the two-channel switch, the output of the first register is connected to the fifth information inputs of all the summation blocks and to the twenty-first information input of the two-channel switch, out The second register is connected to the sixth information inputs of all the summation units and to the twenty-second information input of the two-channel switch, the output of the correction unit of the correction unit is connected to the seventh information inputs of all the summation blocks and to the twenty-third information input of the two-channel switch, the first output of the two-channel switch is connected to the information input the first register, and the second output - to the information input of the second register, and the unit of one bit addition contains the first and second groups of elements are NOT, the first and second binary adders, the first and second groups of elements AND, and the inputs of the elements NOT the first group are connected to the first group of inputs of the first binary adder, the outputs of the elements NOT the second group are connected to the first group of inputs of the second. the binary adder, the second groups of inputs of the first and second binary adders are connected to the bus of the binary number 10 of the device, the outputs of the first binary key adder to the first inputs of the AND elements of the first group, the outputs of the second binary adder are connected to the first inputs of the AND elements of the second group, the inputs the first group of elements is NOT the first information input of a block of one's complement, the inputs of the second group of elements are NOT the second information input of the block of a pore of the additional complement, the second inputs of the element Both the first and second groups are interconnected and are the blocking input of the block of a bit addition, the outputs of the first and second groups of the AND elements are respectively the first and second outputs of the block of the bit addition, the correction block contains a group of (M- 2) the elements OR, the element OR — NOT, the element and the trigger; moreover, the output of the (1-2) -th element of the TEMP group is connected to the (1-2) th input of the element OR — NOT the first input of the AND element and to the input of the trigger setup, the inputs (i-2) -ro of the OR element of the group are (-2) -th information The input of the correction unit, the inverse output of the trigger is connected to the second input of the AND element and is the output of the blocking signal of the correction unit, the output of the And element is the output of the correction unit of the correction unit. 2. Устройство по П.1, отличающеес  тем, что блок суммировани  содержит М одноразр дных двоично-дес тичных сумматоров и узел формировани  опережающего переноса, причем выходы переносов одноразр дных двоично-дес тичных сумматоров подключены к соответствующим разр дам первого входа узла формировани  опережающего переноса и  вл ютс  первым выходом блока суммировани , выходы суммы одноразр дных двоично- дес тичных сумматоров подключены к соответствующим разр дам второго вхо да узла формировани  опережающего переноса и  вл ютс  вторым вькодом блока суммировани , выход узла опережающего переноса  вл етс  выходом переноса блока суммировани , первый вход первого одноразр дного двоично-дес тичного сумматора  вл етс  седьмым информационньи входом блока2. The device according to claim 1, characterized in that the summation unit contains M one-digit binary decadal adders and an advanced transfer unit, wherein the transfer outputs of single-digit binary decadic adders are connected to the corresponding discharges of the first input of the advanced transfer unit and are the first output of the summation unit, the outputs of the sum of one-digit binary-decimal adders are connected to the corresponding bits of the second input of the advance transfer unit and are the second In the code of the summation block, the output of the advance transfer node is the transfer output of the summation block, the first input of the first one-digit binary decimal adder is the seventh information input of the block J j 0 5 о J j 0 5 o 5five С 0 5 C 0 5 суммировани , второй вход первого одноразр дного двоично-десйтичнбго сумматора  вл етс  первым информа- ционньм входом блока суммировани , третий вход первого одноразр дного двоично-дес тичного сумматора  вл етс  первой тетрадой четвертого информационного входа блока суммировани , четвертый, п тый и шестой входы первого и первый и второй входы второго одноразр днах двоично- дес тичных сумматоров подключены к шине логического нул  устройства, третий вход второго одноразр дного двоично-дес тичного сумматора  вл -. етс  вторым информахщонным входом блока суьшировани , четвертьй вход второго одноразр дного двоично-дес тичного сумматора  вл етс  первой тетрадой третьего информационного входа блока сум1 1ировани , п тый и шестой входы z-ro (, ..., М) одноразр дного двоично-дес тичного сумматора  вл ютс  z-й тетрадой четвертого информационного входа блока суммировани , третий и четвертый входы i-ro одноразр дного двоично-дес тичного сумматора  вл ютс  (1-1)-й тетрадой третьего входа блока суммировани , первьй информационный вход i-гб одноразр дного двоично- дес тичного сумматора  вл етс  (1-2)-й тетрадой п того информаи он- ного входа блока суммировани , второй вход i-ro одноразр дного двоично-дес тичного сумматора  вл етс  (1-1)-й тетрадой шестого информационного входа блока суммировани .summation, the second input of the first one-bit binary decimal adder is the first information input of the summation unit, the third input of the first one-digit binary decimal adder is the first tetrad of the fourth information input of the summation block, the fourth, fifth and sixth inputs of the first and The first and second inputs of the second one-digit bits of binary-decimal adders are connected to the bus of the logical zero of the device, the third input of the second one-digit binary-decimal adder, VL. The second information input of the cushioning unit, the fourth input of the second one-bit binary-decimal adder is the first notebook of the third information input of the summation block, the fifth and sixth inputs of the z-ro (..., M) one-bit binary-decimal adders are the z-th tetrad of the fourth information input of the summation unit, the third and fourth inputs of the i-one one-bit binary-decimal adder are the (1-1) th tetrad of the third input of the summation unit, the first information input of the i-gb single-bit dvoich the nite total adder is (1-2) th tetrad of the fifth information input of the summation unit, the second input of the i-one single-digit binary decimal adder is (1-1) th tetrad of the sixth information input block summation. 3. Устройство по П.1, отличающеес  тем, что шифратор содержит дев ть элементов НЕ, восемь элементов И и четыре элемента Ш1И, 1тричем выходы первого, второго, ..., восьмого элементов НЕ шифратора подключены к первым входам соответственно первого, второговосьмого3. The device according to claim 1, characterized in that the encoder contains nine elements NOT, eight elements AND and four elements S1I, 1 output of the first, second, ..., eighth elements of the NOT encoder are connected to the first inputs of the first, second „элементов/И шифратора, выход первого элемента И шифратора подключен к первому входу первого элемента ТИ пшфратора, выход второго элемента И шифратора подключен к первому входу второго элемента ИЛИ шифратора, выход третьего элемента И пшфратора подключен к вторым входам первого и второго элементов ИЛИ шифратора , выход четвертого элемента И шифратора подключен к первому входу третьего элемента ИЛИ шифратора.“Elements / AND encoder, output of the first element AND encoder is connected to the first input of the first element of TI pinfrarator, output of the second element AND encoder is connected to the first input of the second element OR encoder, the output of the third element AND pinfrarator is connected to the second inputs of the first and second elements OR encoder, the output of the fourth element AND the encoder is connected to the first input of the third element OR of the encoder. выход п того элемента И шифратора подключен к третьему входу первого и второму входу третьего элементов ИЛИ шифратора, выход шестого элемента И шифратора подключен к третьим входам второго и третьего элементов ИЛИ шифратора, выход седьмого элемента И шифратора подключен к четвертым входам первого, второго и третьего эле- ментов ИЛИ шифратора, выход восьмого элемента И шифратора подключ ен к первому входу четвертого элемента ИЛИ шифратора, выход дев того элемента НЕ шифратора подключен к п тому входу первого и к второму входу четвертого элементов ИЛИ шифратора, вход первого элемента НЕ шифратора  вл етс  первым входом шифратора, вход k-ro элемента НЕ шифратора соединен с . вторым входом (k-l)-ro элемента И шифратора и  вл етс  k-м входом шифратора , выходы первого, второго, третьего и четвертого элементов ИЛИ шифратора  вл ютс  выходом шифра- тора.the output of the fifth element AND encoder is connected to the third input of the first and second inputs of the third element OR encoder, the output of the sixth element AND encoder is connected to the third inputs of the second and third elements OR encoder, the output of the seventh element AND encoder is connected to the fourth inputs of the first, second and third ele - cops OR encoder, the output of the eighth element AND the encoder is connected to the first input of the fourth element OR the encoder, the output of the ninth element of the NOT encoder is connected to the fifth input of the first and the second input is the fourth OR elements encoder, the input of the first encoder element is not the first input of the encoder, k-ro NO encoder input element is connected to. the second input of the (k-l) -ro element of the AND encoder and is the k-th input of the encoder, the outputs of the first, second, third and fourth OR elements of the encoder are the output of the encoder. 4. Устройство по п.1, отличающеес  тем, что двухканаль- ньй коммутатор содержит дев ть эле- ментов НЕ, восемь элементов И и две группы по (4.М-8) элементов 10 И-ИЛИ причем выходы первого, второго, ..., восьмого элементов НЕ двухкакального коммутатора подключены к первым вхо- дам соответственно первого, второго, ..., восьмого элементов И двухка- нального коммутатора, первые входы всех элементов 10 И-ИЛИ обеих групп объединены между собой и соединены с входом первого элемента НЕ двухка- нального коммутатора, выход р-го (где , ..., 8) элемента И двухканально- го коммутатора подключен к (р+1)-м входам всех элементов 10 И-ШШ обеих групп, дес тые входы всех элементов 10 И-ИЛИ обеих групп подключены к выходу дев того элемента НЕ двухканаль- ного коммутатора, t-й вход г-го (где , ..., (4.М-8) элемента 10 И-ИПИ первой группы  вл етс  г-м двоичным разр дом (1+2)-го информационного4. The device according to claim 1, characterized in that the two-channel switch contains nine NOT elements, eight AND elements and two groups of (4.M-8) AND 10 AND elements, with the outputs of the first, second, and. .., of the eighth element of the NOT two-scaled switch are connected to the first inputs of the first, second, ..., eighth elements of the AND of the two-channel switch, respectively; the first inputs of all elements 10 AND-OR of both groups are interconnected and connected to the input of the first element NOT a two-channel switch, output of the pth (where, ..., 8) element AND a two-channel r the switch is connected to (p + 1) -m inputs of all elements 10 I-W of both groups, the tenth inputs of all elements 10 AND-OR of both groups are connected to the output of the ninth element of the NOT two-channel switch, the t-th input of the n-th (where, ..., (4.M-8) of the element 10 I-IPI of the first group is the i-th binary bit of the (1 + 2) -th information входа двухканально о коммутатора, 1 -й вход г-го элемента 10 И-ИЛИ второй группы  вл етс  г-м двоичным разр дом (t+11)-ro информационного входа двухканального коммутатора, двадцатый вход d-ro (где , ..., (4.V-16) элемента 10 первой группы  вл етс  d-м двоичным разр дом двадцать первого информационног входа двухканального коммутатора, двадцатые входы (4.М-15)-го, (4.М- -14)-го, ..., (4.М-9)-го элементов 10 И-ИЛИ первой группы подключены к шине логического нул  устройства, двадцатый вход (4.М-8)-го элемента 10 И-ИЛИ первой группы  вл етс  двадцать третьим информационным входом двухканального коммутатора, двадцатый вход d-ro элемента 10 И-ИЛ второй группы  вл етс  d-м двоичным разр дом двадцать второго информационного входа двухканального коммутатора , двадцатые входы (4.М-15)-го, (4.М-14)-го (4-М-13)-го и (4.М-12)-г элементов 10 И-ИЛИ второй группы  вл ютс  соответственно первым, вторым , третьим и четвертым двоичными разр дами первого информационного входа двзгхканального коммутатора, двадцатые входы (4.М-11)-го, (4.М- -10)-го, (4.)-го и (4.М-8)-го элементов 10 И-ИЛИ  вл ютс  соответственно первым., вторым, третьим и четвертым двоичными разр дами второго информационного входа двухканального коммутатора, вход k-ro элемента НЕ двухканального коммутатора соединен с вторым входом (k-l)-ro элемента И двухканального коммутатора и  вл етс  k-M управл ющим входом двухканального коммутатора, вход первого элемента НЕ двухканального коммутатора  вл етс  первым управл юпщм входом двухканального коммутатора, выход г-го элемента 10 И-ИЛИ первой группы  вл етс  г-м двоичным разр - ДО.М первого выхода двухканального коммутатора, выход г-го элемента 10 И-ИЛИ второй группы  вл етс  г-м двоичным разр дом второго выхода двухка;нального коммутатора.the input is two-channel on the switch, the 1st input of the g-th element 10 AND-OR of the second group is the -th binary bit (t + 11) -ro of the information input of the two-channel switch, the twentieth input d-ro (... , (4.V-16) element 10 of the first group is the d-th binary bit of the twenty-first information input of the two-channel switch, the twentieth inputs (4.M-15) -th, (4.M-14) -th, ..., (4.M-9) -th elements 10 AND-OR of the first group are connected to the device logical zero bus, the twentieth input (4.M-8) -th element 10 AND-OR of the first group is the twenty-third information in the house of the two-channel switch, the twentieth input of the d-ro element 10 I-IL of the second group is the d-th bit of the twenty-second information input of the two-channel switch, the twentieth inputs of the (4.M-15) -th, (4.M-14) th (4-M-13) -th and (4.M-12) -th elements 10 AND-OR of the second group are the first, second, third and fourth binary bits of the first information input of the two-channel switch, the twentieth inputs ( 4.M-11) -th, (4.M--10) -th, (4.) -Th and (4.M-8) -th elements 10 AND-OR are respectively first., Second, third. and fourth binary the bits of the second information input of the two-channel switch, the input of the k-ro element of the NOT two-channel switch is connected to the second input (kl) -ro of the element AND of the two-channel switch and is the kM control input of the two-channel switch, the input of the first element of the NOT two-channel switch is the first control the input of the two-channel switch, the output of the g-th element 10 AND-OR of the first group is the r-m binary bit - DO.M of the first output of the two-channel switch, the output of the g-th element 10 AND-OR of the second group is the r-m d oichnym discharge dvuhka second output; tional switch. I I LWI I LW W.w-2 11 -..,, I. I W.w-2 11 - .. ,, I. I . V. V . «Ыд to. “Id to i(asi (as «a“A onon to (Uto (U .Редактор E. Копча.Editor E. Smoke Составитель С. Силаев Текред М.Ходанич iCompiled by S. Silaev Tekred M. Khodanych i Заказ 2986/51 Тираж 671 , Подписное ВНИИПИ Государственного комитета СССРOrder 2986/51 Circulation 671, Subsidiary VNIIPI USSR State Committee по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д. 4/5for inventions and discoveries 113035, Moscow, Zh-35, Raushsk nab., 4/5 - -..-.-- -- - -„-„.-. - -„иш . - -..-.-- - - - "-" .-. - - “ish. Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4Production and printing company, Uzhgorod, st. Project, 4 Корректор Г. РешетникProofreader G. Reshetnik